PDF《AD7091R-2/AD7091R-4/AD7091R-8》

5 ns CS高电平或最后一个SCLK下降沿至SDO高阻态 tDIS

5 ns SCLK上升沿前的SDI数据建立时间 tSSDISCLK

5 ns SCLK上升沿后的SDI数据保持时间 tHSDISCLK

2 ns 最后一个SCLK下降沿至下一个CONVST下降沿 tQUIET

50 ns 图2. 数字接口时序的负载电路 图3. 时序的电平 500?A IOL 500?A IOH 1.4V TO SDO CL 20pF 10891-138 X% VDRIVE VIH

2 VIL

2 VIL

2 VIH

2 1FOR ≤3.0V, X =

90 AND Y = 10;

FOR >

3.0V, X =

70 AND Y = 30. 2MINIMUM VIH AND MAXIMUM VIL USED. SEE SPECIFICATIONS FOR DIGITAL INPUTS PARAMETER IN TABLE 2. 10891-139 tDELAY tDELAY NOTES Y% VDRIVE VDRIVE VDRIVE Rev.

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40 时序规格 除非另有说明,VDD = 2.7 V至5.25 V,VDRIVE = 1.8 V至5.25 V,TA = TMIN 至TMAX . AD7091R-2/AD7091R-4/AD7091R-8 时序图 图4. 串行端口时序 TRISTATE TRISTATE CS SCLK

1 5

15 2

3 4 CH_ID0 ALERT DB9 DB1 DB0 tSCLKH DB11 DB10 SDO CONVST EOC

7 tEOCCSL tQUIET tCNVPW tCONVERT

16 6 ADD3 ADD2 ADD1 DB1 DB0 ADD0 RW SDI ADD4 CH_ID2 DB9 tEN tSCLKL tDIS tDSDO tSSDISCLK 10891-002 CH_ID1 tHSDISCLK tACQ tCYC tHSDO tSCLK Rev.

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40 AD7091........