PDF《“多塔” 3D-SIC 的量子粒子群测试调度方法》

197 SIC)通过短尺寸的硅通孔(through silicon via, TSV) 实现纵向的层间互连, 避免了层间的长连线, 能够 有效地提升芯片整体性能. 同时, 基于 TSV 的3D-SIC 能够成倍地提高芯片集成度, 增加层间通 信带宽, 易于实现异质集成, 已成为延续摩尔定律 的重要技术手段之一. 然而, 3D 堆叠结构的引入 使3D-SIC 的可测试性进一步变差, 故测试已成为 3D-SIC 技术发展中面临的重要挑战之一. 为了应对 3D-SIC 测试需求,

2010 年IEEE 成立 了 3D-SIC 测试访问架构标准 工作组, 致力于开 发3D 芯片的片上测试架构. 目前该工作组已经向 IEEE 标准委员会提交了 IEEE P1838 标准提案. 该 标准提案的内容实质上是传统片上系统芯片(system on chip, SOC)的片上测试架构标准的 3D 扩展, 它 沿用了测试壳、测试访问机制(test access mecha- nism, TAM)等概念, 可实现对 IEEE 1500/1149.1 等 主流芯片测试架构标准的兼容. 其主要特点[1-3] 如下: 1) 将一部分 TSV 专门用于测试, 这些 TSV 被 称为测试电梯, 可实现测试信号在堆叠结构的不 同层之间的传输. 2) IEEE P1838 设计了层级测试 壳[1] , 其作为每一层芯片上与 IEEE

1500 相兼容的 模块级测试壳及层间测试电梯之间的接口, 并可 在其中实现模块化测试所需的旁路、内部测试、外 部测试等测试控制功能. 3) 在3D-SIC 的最底层晶 片上配置与 IEEE 1500/1149.1 标准相兼容的测试 引脚, 将其作为测试数据进出 3D 芯片的通路. 4) 测试时, 测试激励从最底层晶片上的测试引脚送 入3D-SIC, 通过测试电梯逐层送至目标层中的目 标电路模块;

测试响应通过测试电梯逐层返回底 层芯片, 通过测试引脚送至片外. 这一测试数据传 输路径被称为测试转弯路径. 5) 在各层芯片中设 置测试用途的测试焊盘. 这种组件安排可使 IEEE P1838 测试架构应用于绑定前、堆叠增量集成、绑 定后等各阶段的测试. 对绑定前的单独晶片, 可以 用测试焊盘支持探针测试;

堆叠增量集成阶段的 部分堆 可组合使用测试焊盘、测试电梯、层级 测试壳等测试资源形成测试访问通路;

而绑定后 形成的 3D-SIC 成品(或称 终堆 )的测试通路由上 述的测试引脚、层级测试壳、测试电梯等测试资源 构成. 3D 堆叠集成工艺技术允许在底层晶片上制作 多个芯片堆, 形成所谓 多塔 结构的 3D-SIC. 当 底层晶片仅实现无源元件及布线功能时, 这种结 构被称为 2.5D 结构, 该结构中的底层硅片被称为 转接板. 原始的 IEEE P1838 标准架构仅针对 单塔 结构的 3D 堆叠芯片. 为支持多塔结构堆叠芯 片测试, 作为对 P1838 架构的补充, Chi 等[4] 提出的 多塔 3D-SIC 测试结构支持任意多个塔, 塔间测试 通路通过菊花链方式相连, 每个塔内的测试架构 与P1838 测试架构相同, 底层芯片中增加测试通路 的多选器, 用于实现测试通路的塔级旁路. 此外, 该测试架构扩展了测试壳的指令, 用以支持多塔 测试所需的塔级旁路等功能. 进而, Papameletis 等[5] 开展了支持嵌入式 IP 核和多塔结构的 3D 堆叠芯 片的片上测试架构设计的自动化工具开发工作, 并取得了良好进展. 测试调度是 SOC 芯片测试中的传统问题, 其 主旨在于挖掘测试并行性;

并在测试资源、测试功 耗等约束条件下, 通过合理安排各电路模块的测 试顺序来减少测试时间. 随着 3D 集成技术的发展, 近年来已有学者开展了针对 3D-SIC 的测试调度问 题的研究. 美国 Duke 大学的 Noia 等[6] 已提出一种 基于整数线性规划算法的终堆测试调度方法, 用 以最小化测试时间. 该研究的测试对象为单塔结 构的 3D-SIC, 且考虑了测试引脚和测试专用 TSV 数量的约束. 北京大学研究小组[7] 采用混合蛙跳算 法研究了 3D-SIC 终堆测试调度方法. Karmakar 等[8] 对包含硬晶片和软晶片的单塔 3D-SIC 分别提出了 基于启发式算法和粒子群算法的测试调度方案, 其中考虑了分阶段测试和不分阶段测试