PDF《“多塔” 3D-SIC 的量子粒子群测试调度方法》

2 种情况. Noia 等[9-10] 扩展了文献[6]方法, 并将其应用于 3D- SIC 的部分堆测试. 合肥工业大学的学者[11] 也考虑 了部分堆测试情况, 在测试功耗约束下给出了相 应的测试时间优化方案. 针对此部分堆测试问题, Roy 等[12] 也提出了启发式算法, 并将其分别应用 于分阶段测试和不分阶段测试

2 种情况. 然而, 前期相关的测试调度研究工作均针对单塔结构3D-SIC 开展, 多塔 3D-SIC 的测试调度问题尚未得 到系统研究. 本文拟以多塔 3D-SIC 为测试对象, 分别开展终堆和 3D 堆叠集成过程

2 种情形下的测 试调度方法研究, 用于支持 3D-SIC 堆叠集成过程 的测试工作.

1 3D-SIC 终堆的测试调度方法 1.1 问题描述 3D-SIC 中, 测试引脚通常集中在底层晶片上,

198 计算机辅助设计与图形学学报 第29 卷 因而底层晶片可由测试引脚直接测试. 为测试堆 中的非底层晶片, 测试数据必需从底部晶片上的 测试引脚输入, 因而, TAM 需经由底部晶片上的测 试引脚扩展至堆中的所有晶片. 为了将测试激励 送到指定被测晶片或将测试响应传至底部测试引 脚, 除底部晶片外, 堆中的其他所有晶片均需包含 测试专用 TSV. 3D-SIC 中的 TSV 主要用于层间信 号、电源/地网络布线, 专门用于测试的 TSV 的数 量不可能太多, 故层间测试电梯数量是重要的约 束条件之一. 受芯片的面积以及封装成本的影响, 在芯片引脚中用于测试的引脚数量同样是有限的. 晶片测试功耗上限是测试调度问题中的传统约束 条件. 由于 3D-SIC 的堆叠结构并不利于散热, 因 此测试功耗限制在 3D-SIC 的测试调度问题中仍然 重要. 根据上述分析, 多塔 3D-SIC 的终堆的测试 调度问题描述如下: 给定一个由 M 个晶片、 Q 个 塔 构成的 3D-SIC, 塔q(1≤ q≤ Q)中有 Mq 个晶片. 记底部晶片上可用 于测试的引脚总数为 Wmax, 塔q上最多可用于 3D-SIC TAM 设计的测试专用 TSV 数量上限为 max TSV q , 测试允许的峰值功耗为 Pmax. 对于序号 为i的晶片 i?M, 其TAM 宽度为 wi(wi ≤ Wmax), 相 应的测试时间为 ti, 测试功耗为 pi. 在不违反 Wmax, max TSV q 和Pmax 约束的条件下, 确定一个测试调度 方案, 使得 3D-SIC 的总测试时间最少. 测试调度 问题可归约为矩形装箱问题, 而矩形装箱问题[13] 是已被证明是 NP 难问题, 因此测试调度问题也具 有NP 难解性. 并行测试晶片集合包含了可同时进行测试的 多个晶片, 其测试时间取决于其中测试时间最长 者. 各个并行测试晶片集合之间的测试操作串行 进行, 故3D-SIC 终堆的总测试时间 T 为所有并行 测试晶片集合的测试时间之和, 即T= p

1 j n j t ? ? (1) 其中, n 为终堆测试调度时并行测试晶片集合个数;

p j t 为第 j 个并行测试晶片集合的测试时间. 对于 一个包含 M 个晶片的 3D-SIC, 最多有 M 个并行测 试晶片集合, 此时每个集合中只包含一个晶片, 所 有晶片串行测试. 在测试引脚、峰值功耗和塔上测试专用 TSV 的约束下, 多塔 3D-SIC 的终堆测试调度问题的数 学模型可归结为 p

1 Minimize Minimize s.t. , . TSV j n j T t ? ? ? ? ? ? ? ? ? 测试 脚约测数试专 数约约引峰值功耗 量束用量束束=1.2 约束计算 多塔 3D-SIC 测试结构[4] 可灵活配置, 支持堆 中任意单个晶片测试或多个晶片并行测试. 这使 得多塔和单塔结构 3D-SIC 的测试调度存在一定的 相似性, 二者的主要区别在于测试专用 TSV 数量 约束条件的计算方法. 1.2.1 测试专用 TSV 约束 为与现有文献中的约束保持一致, 本文中的 测试引脚和测试专用 TSV 数量约束也针对晶片 TAM 宽度而设置. 由于 3D-SIC 中存在测试转弯机 制, 测试晶片实际所需测试引脚和测试专用 TSV 数量为其 TAM 宽度的