PDF《锁相环（PLL）基本原理》

1 锁相环(PLL)基本原理 作者:Ian Collins analog.

com/cn/analogdialogue 摘要: 锁相环(PLL)电路存在于各种高频应用中,从简单的时钟净化电路 到用于高性能无线电通信链路的本振(LO),以及矢量网络分析仪 (VNA)中的超快开关频率合成器.本文将参考上述各种应用来介绍 PLL电路的一些构建模块,以指导器件选择和每种不同应用内部 的权衡考虑,这对新手和PLL专家均有帮助.本文参考ADI公司的 ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO),并使用ADIsimPLL(ADI 公司内部PLL电路仿真器)来演示不同电路性能参数. 基本配置:时钟净化电路 锁相环的最基本配置是将参考信号(FREF)的相位与可调反馈信号(RFIN) F0的相位进行比较,如图1所示.图2中有一个在频域中工作的负反 馈控制环路.当比较结果处于稳态,即输出频率和相位与误差检 测器的输入频率和相位匹配时,我们说PLL被锁定.就本文而言, 我们仅考虑ADI公司ADF4xxx系列PLL所实现的经典数字PLL架构. 该电路的第一个基本元件是鉴频鉴相器(PFD).PFD将输入到REFIN 的频率和相位与反馈到RFIN的频率和相位进行比较.ADF4002是一 款可配置为独立PFD(反馈分频器N = 1)的PLL.因此,它可以 与高质量压控晶体振荡器(VCXO)和窄低通滤波器一起使用,以净 化高噪声REFIN时钟. 图3中的鉴频鉴相器将+IN端的FREF输入与和-IN端的反馈信号进行 比较.它使用两个D型触发器和一个延迟元件.一路Q输出使能 正电流源,另一路Q输出使能负电流源.这些电流源就是所谓电 荷泵.有关PFD操作的更多详细信息,请参阅"用于高频接收器 和发射器的锁相环". 使用这种架构,下面+IN端的输入频率高于-IN端(图4),电荷泵 输出会推高电流,其在PLL低通滤波器中积分后,会使VCO调谐电 压上升.这样,-IN频率将随着VCO频率的提高而提高,两个PFD输 入最终会收敛或锁定到相同频率(图5).如果-IN频率高于+IN频率,则发生相反的情况. 鉴频鉴相器 图1. PLL基本配置 图2. PLL基本配置 图3. 鉴频鉴相器 共享 Feedback Divider Loop Filter Error Detector VCO

1 N Z(s) e(s) + C KV s Kd FREF (θREF) FO (θO) CP PD FREF N * FREF VCO Low-Pass Filter ÷ N Counter Phase Detector CIN +IN HI HI Up U4 V+ P1 N1 OUT VC (0 V) Down Delay U3 D2 Q2 D1 Q1 U2 U1 CLR2 CLR1

2 图4. PFD错相和频率失锁 图8. 总PLL噪声 图6. 参考噪声 图7. 自由运行VCXO 图9. 压控振荡器 图5. 鉴频鉴相器、 频率和锁相 回到原先需要净化的高噪声时钟例子,时钟、自由运行VCXO和闭 环PLL的相位噪声曲线可以在ADIsimPLL中建模. +IN CIN OUT +IN CIN OUT SSB Phase Noise (dBc/Hz)

100 1k Offset Frequency (Hz) C80 C90 C100 C110 C120 C130 C140 C150 C160 100M 10k 100k 1M 10M C80 C90 C100 C110 C120 C130 C140 C150 C160 SSB Phase Noise (dBc/Hz)

100 1k Offset Frequency (Hz) 100M 10k 100k 1M 10M C80 C90 C100 C110 C120 C130 C140 C150 C160 Phase Noise (dBc/Hz)

100 1k Frequency (Hz) 100M 10k 100k 1M 10M Total Loop Filter Chip Ref VCO 从所示的ADIsimPLL曲线中可以看出,REFIN的高相位噪声(图6)由 低通滤波器滤除.由PLL的参考和PFD电路贡献的所有带内噪声都 被低通滤波器滤除,只在环路带宽外(图8)留下低得多的VCXO噪声(图7).当输出频率等于输入频率时,PLL配置最简单.这种 PLL称为时钟净化PLL.对于此类时钟净化应用,建议使用窄带宽 (