PDF《AN84060》

3 2 QDR-IV 高级特性总结 表1介绍了 QDR-IV SRAM 器件的特性. 表1. QDR-IV 特性 特性 说明 数据端口 QDR-IV 具有两个独立的双向数据端口,它支持同时进行两字突发架构的读和写操作.两个数据端口均以 双倍数据速率工作. QDR-IV 的每个端口的宽度可以为

18 位或

36 位I/O. 地址端口 QDR-IV 包含一个运行速度为双倍数据速率的地址端口,该端口用于控制两个数据端口. 控制信号 QDR-IV 中的所有控制信号均以单倍数据速率(SDR)工作. 工作模式 QDR-IV 支持两个工作模式:最大频率为

1066 MHz 的八组模式(QDR-IV XP SRAM),和最大频率为

667 MHz 的无分组模式(QDR-IV HP SRAM). 时钟 QDR-IV 使用三种不同的时钟: 1. (CK, CK#),用于地址和指令信号 2. (DKA, DKA#, DKB, DKB#),用于数据输入信号 3. (QKA, QKA#, QKB, QKB#),用于数据输出信号 总线反转 QDR-IV 具有总线反转性能,能够降低开关噪声和功耗.可以对地址和数据使能或禁用该特性. 地址总线奇偶校验 错误保护 QDR-IV 支持可配置 ON/OFF 状态的地址总线奇偶校验错误保护.它为地址总线提供了完整的数据. 片上终端电阻 (ODT) QDR-IV 为时钟、地址、指令以及数据引脚提供了可配置 ON/OFF 状态的片上终端(ODT)特性.支持的 终端值为:

40、

50、

60、100 和120 ?. 可配置内部寄存器 QDR-IV 包含用于配置器件的内部寄存器.只能在配置模式下访问这些寄存器,这样可以在访问期间不会 同时发生其他普通存储器数据传输.可以在存储器初始化期间对这些寄存器进行写操作,也可以更新和读 取它们. 写转发 QDR-IV 支持在各个端口之间进行写转发,而仍能保证数据完全一致. ECC QDR-IV 介绍了片上纠错码(ECC),几乎消除了软失效率(SER). 训练模式 QDR-IV 具有环回工作模式,用于对控制、地址、数据和时钟引脚进行校正训练,因而改善了信号时序. I/O 信号 QDR-IV 符合 JESD8-24 标准的伪开漏(POD)相兼容,并且符合 JESD8-16A 标准的高速收发器逻辑/存 根系列终端逻辑(HSTL/SSTL)信号.POD 使用的是 1.1 V ±50 mV 或1.2 V ±50 mV I/O VDDQ 电平,而HSTL/SSTL 则支持 1.2 V ±50 mV 或1.25 V ±50 mV I/O VDDQ 的电平. 供电电压 QDR-IV 要求使用 1.3 V ±40 mV 大小的内核电压(VDD). 封装 QDR-IV 提供了

361 球形焊盘倒装芯片的球栅阵列(FCBGA)封装,其尺寸为

21 mm *

21 mm,间距 (pitch)为1mm. JTAG QDR-IV 支持与 JESD8-26 标准的 JTAG 1149.1 相兼容的测试访问端口,并支持与 1.3 V LVCMOS 相兼容 的信号. 有关时序波形的详细信息,请参考相关的数据手册. QDR? -IV 设计指南 www.cypress.com 文档编号:001-96372 版本*A

4 图2显示的是 QDR-IV 的通用接口框图.这些接口的设计与 POD 和HSTL/SSTL 类的接口相兼容. 图2. 接口框图

3 功能描述 QDR-IV SRAM 具有两个数据 I/O 端口,即端口 A 和端口 B.由于可以独立访问这两个端口,所以对存储器阵列进行的 任何读/写访问组合均可得到最大的随机数据传输速率. 在QDR-IV 中,对每个端口进行访问时需要使用双倍数据速率的通用地址总线(A).端口 A 的地址在输入时钟(CK) 的上升沿上被锁存,而端口 B 的地址在输入时钟(CK)的下降沿上或在 CK#的上升沿上被锁存.控制信号(LDA#、 LDB#、RWA#和RWB#)以单倍数据速率(SDR)工作,并用于确定执行读操作还是写操作.两个数据端口(DQA 和DQB)均配备了双倍数据速率(DDR)接口.该器件具有