PDF《AN84060》

2 字突发的架构.器件的数据总线 带宽可以为 *

18 或*36. QDR-IV XP SRAM 器件具有一个组切换选项.分组操作一节描述了如何使用组切换,让器件能够以更高的频率和 RTR 工作. 3.1 时钟信号说明 ? CK/CK#时钟与下面地址和控制引脚相关联:An-A

0、AINV、LDA#、LDB#、RWA#以及 RWB#.CK/CK#时钟与 地址和控制信号中心对齐. ? DKA/DKA#和DKB/DKB#是与输入写数据相关联的输入时钟.这些时钟与输入写数据中心对齐. 根据 QDR-IV SRAM 器件的数据总线宽度配置,表2显示了输入时钟与输入写数据之间的关系. QDR? -IV 设计指南 www.cypress.com 文档编号:001-96372 版本*A

5 表2. 输入时钟与写数据的关系 输入时钟 x18 x36 DKA0/DKA0# 控制 DQA[8:0] 控制 DQA[17:0] DKA1/DKA1# 控制 DQA[17:9] 控制 DQA[35:18] DKB0/DKB0# 控制 DQB[8:0] 控制 DQB[17:0] DKB1/DKB1# 控制 DQB[17:9] 控制 DQB[35:18] ? QKA/QKA#和QKB/QKB#是与读取数据相关联的输出时钟.这些时钟与输出读取数据边沿对齐. 根据 QDR-IV SRAM 器件的数据总线带宽的配置情况,表3显示了输出时钟与读取数据之间的关系. 表3. 输出时钟与读取数据的关系 输出时钟 x18 x36 QKA0/QKA0# 控制 DQA[8:0] 控制 DQA[17:0] QKA1/QKA1# 控制 DQA[17:9] 控制 DQA[35:18] QKB0/QKB0# 控制 DQB[8:0] 控制 DQB[17:0] QKB1/QKB1# 控制 DQB[17:9] 控制 DQB[35:18] 地址/控制信号和数据输出与 CK/CK#时钟同步.数据输入与 DK/DK#输入时钟同步. 为了确保指令和数据周期间正确的时序,并使能正确数据总线转换,DKA/DKA#和DKB/DKB#时钟必须满足相关数据 手册中所指定的 CK 到DKx 间的时滞(tCKDK). QK/QK#数据输出时钟由内部 PLL 生成.它与 CK/CK#时钟同步,并满足相关数据手册中所定的 CK 到QKx 时滞 (tCKQK)的规定. 3.2 读/写操作 读和写指令由控制输入(LDA#、RWA#、LDB#和RWB#)和地址输入驱动. 在输入时钟(CK)的上升沿上对端口 A 控制输入进行采样.在输入时钟的下降沿上对端口 B 控制输入进行采样. 表4显示的是端口 A 和端口 B 的读/写操作条件. 表4. 端口 A 和端口 B 的读/写条件 读操作 写操作 端口 A LDA# =

0 和RWA# =

1 LDA# =

0 和RWA# =

0 端口 B LDB# =

0 和RWB# =

1 LDB# =

0 和RWB# =

0 QDR? -IV 设计指南 www.cypress.com 文档编号:001-96372 版本*A

6 如图

3 和图

4 所示,整五个读取延迟(RL)时钟周期(对于 QDR-IV HP SRAM)或八个 RL 时钟周期(对于 QDR-IV XP SRAM)后,在DQA 引脚上输出端口 A 的读取数据.从发出 READ 指令时的 CK 信号上升沿开始,经过指定的 RL 时钟周期将获得数据. 整三个写延迟(WL)时钟周期(对于 QDR-IV HP SRAM)或五个 WL 时钟周期(对于 QDR-IV XP SRAM)后,将端 口A的写数据传输给 DQA 引脚.从发出 WRITE 指令时的 CK 信号上升沿开始,经过指定的 WL 时钟周期将获得数据. 整五个 RL 时钟周期(对于 QDR-IV HP SRAM)或八个 RL 时钟周期(对于 QDR-IV XP SRAM)后,在DQB 引脚上 输出端口 B 的读取数据.从发出 READ 指令时的 CK 信号下降沿开始,经过指定的 RL 时钟周期将获得数据. 整三个 WL 时钟周期(对于 QDR-IV HP SRAM)或五个 WL 时钟周期(对于 QDR-IV XP SRAM)后,将端口 B 的写 数据传输给 DQB 引脚.从发出 WRITE 指令时的 CK 信号下降沿开始,经过指定的 WL 时钟周期将获得数据. QVLDA/QVLDB 信号表示相应端口上的有效输出数据.在总线上驱动第一个数据字的半周期前置位 QVLDA 和QVLDB 信号,并在总线上驱动最后一个数据字的半周期前取消置位它们.最后数据字后的数据输出是三态的. 图3.读取时序 图4. 写入时序 QDR? -IV 设计指南 www.cypress.com 文档编号:001-96372 版本*A