PDF《AN84060》

7 3.3 校正训练序列 QDR-IV SRAM 支持存储器控制器校正信号,以获得高速操作.不支持内置校正功能的应用经常使用该训练序列.图5对该训练序列进行了总结: 图5.校正训练序列 QDR? -IV 设计指南 www.cypress.com 文档编号:001-96372 版本*A

8 校正训练序列是初始化过程的一部分(更多有关初始化过程的信息,请参考器件数据手册).对序列进行加电和复位后, 在配置模式下进行操作的过程中,我们必须立即设置选项控制寄存器中的 Write_Train_Enable 位(位的位置:7).通 过该操作,我们可以避免在进行训练序列前再次进入配置模式.设置该位不会影响到校正训练序列,直到进行读取数据 校正训练为止. 通过以下三个步骤,可以实现校正过程: 1. 控制/地址校正 2. 读取数据校正 3. 写入数据校正 3.3.1 控制/地址校正 根据需要校正的信号,将LBK0#和LBK1#设为它们相应的位值.请查看表 5,了解环回信号的映射情况. 此时将环回下面

39 个信号: ? DKA

0、DKA0#、DKA

1、DKA1# ? DKB

0、DKB0#、DKB

1、DKB1# ? LDA#、RWA#、LDB#、RWB# ? A [24:0]、AINV、AP 表5. 环回信号映射情况 输入引脚 LBK0# =

0 LBK1# =

0 输入引脚 LBK0# =

0 LBK1# =

1 输入引脚 LBK0# =

1 LBK1# =

0 输出引脚 A0 A13 DKA0 DQA0 A1 A14 DKA0# DQA1 A2 A15 DKA1 DQA2 A3 A16 DKA1# DQA3 A4 A17 LDA# DQA4 A5 A18 RWA# DQA5 A6 A19 DKB0 DQA6 A7 A20 DKB0# DQA7 A8 A21 DKB1 DQA8 A9 A22 DKB1# DQA9 A10 A23 LDB# DQA10 A11 A24 RWB# DQA11 A12 AINV AP DQA12 DKA

0、DKA0#、DKA

1、DKA1#、DKB

0、DKB0#、DKB1 和DKB#1 等时钟输入都是自由运行的,并应在训练序列中 持续运行. 通过使用输入时钟(CK/CK#)可在上升沿和下降沿上对每个输入引脚进行采样.在输出时钟(QKA/QKA#)的上升沿 上采样的输出值即为在输入时钟的上升沿上所采样的值.在输出时钟(QKA/QKA#)........