DOC《EDA课程设计报告》

计数脉冲clk. 译码模块: 在这个模块中主要实现抢答过程中将BCD码转换成7段的功能. 分频模块: 在这个模块中主要实现抢答过程中所需的时钟信号. 顶层文件: 在这个模块中是对前五个模块的综合编写的顶层文件.

三、单元电路设计

(一)抢答鉴别模块 1.VHDL源程序 library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity xuanshou is port(rst,clk2:in std_logic;

s0,s1,s2,s3:in std_logic;

states:buffer std_logic_vector(3 downto 0);

light:buffer std_logic_vector(3 downto 0);

warm:out std_logic);

end xuanshou ;

architecture one of xuanshou is signal st:std_logic_vector(3 downto 0);

begin p1:process(s0,rst,s1,s2,s3,clk2) begin if rst='0' then warm