DOC《实验报告》

当有进位脉冲信号CARRY时(输出信号FOUT相位滞后),则在输出的二分频信号中插入半个脉冲,以提高输出信号的频率;

当有借位脉冲信号BORROW时,则在输出的二分频信号中减去半个脉冲,以降低输出信号的频率. 图3 脉冲加减电路工作波形 脉冲加减电路的逻辑电路如图4所示,图中的INC相当CARRY信号,DEC相当BORROW信号. (4)除N计数器 除N计数器对脉冲加减电路的输出IDOUT再进行N分频,得到整个环路的输出信号Fout.同时,因为fc=IDCLOCK/2N,因此通过改变分频值N可以得到不同的环路中心频率fc. 图4 脉冲加减电路的逻辑电路 实验内容: 编写实现全数字锁相环电路Verilog HDL程序和测试程序.提示:根据设计可得参考框图如图5 所示,Mf0可取系统时钟16MHZ, 取N=64,则有H=8. 用Modelsim、ISE进行仿真综合. 测试DPLL的同步带和捕捉带. 图5 二倍行频产生电路的框图 主要仪器设备(必填) MODELSIM软件 操作方法和实验步骤

1、简要说明设计思想,写出Verilog HDL源代码及程序解释;

2、编写各模块电路的测试程序,画出仿真波形图;

3、编写整个DPLL测试程序,画出仿真波形图;

4、求出K=3时DPLL的同步带及捕捉带;

5、分析K值对DPLL性能指标的影响;

实验结果与分析 设计思想:根据实验原理,分别先写出鉴相器、K变模可逆计数器、脉冲加减电路、除N计数器的Verilog HDL源代码, 最后,编写一个顶层文件和总的测试代码加以测试,即完 鉴相器 鉴相器的源代码如下: module DPLL_xor(fin,fout,se);

output se;

输出se input fin,fout;

//输入fin,fout reg se;

always @( fin or fout) begin if(fin==fout) se