DOC《本科生期末试卷十八答案》

本科生期末试卷十八答案 选择题 1.

B 2.D 3.A 4.D 5.C 6.C 7.D 8.A,B 9.B 10.A ,B, C 填空题 1.A.高速缓冲 B.主存 C.速度 2. A.Cache B.浮点 C.存储 3. A.位置 B.集中式 C.分布式 4. A.停止CPU访问内存 B. 周期挪用 C.DMA和CPU交替访内 5.A.优先级仲裁 B.向量 C.控制逻辑 ;

三、解:① 定点原码整数表示 最大正数 数值 = (215 C 1)10 = (+32767)10 最小负数 数值 = -(215 C

1 )10 = (- 32767)10 ②定点原码小数表示 最大正数值 = ( + 0.11……11)2 = (1 C 2-15 )10 最小负数值 = ( - 0.11……11)2 = -(1 - 2-15 )10

四、(1)串行进位方式: C1 = G1 + P1 C0 其中: G1 = A1 B1 ,P1 = A1?B1 C2 = G2 + P2 C1 G2 = A2 B2 ,P2 = A2?B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3?B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4?B4 (2) 并行进位方式: C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0 C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0 C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1―G4 ,P1―P4 表达式与串行进位方式相同.

五、解 :存储器地址空间分布如图B18.2所示,分三组,每组8K*16位. 由此可得存储器方案要点如下: 组内地址 :A12 ――A0 (A0为低位);

组号译码使用2 :4 译码器;

RAM1 ,RAM

2 各用两片SRAM芯片位进行并联连接,其中一片组成高8位,另一片组成低8位. 用MREQ 作为2 :4译码器使能控制端,该信号低电平(有效)时,译码器工作. CPU的R / W 信 号与SRAM的WE端连接,当R / W = 1时存储器执行读操作, 当R / W = 0时,存储器执行写操作.如图B18.3 图B18.2 图B18.3

六、解 :假设指令周期包含四个子过程:取指令(IF)、指令译码(ID)、进行运算(EX)、结果写回(WB),每个子过程称为过程段(Si),这样,一个流水线由一系列串连的过程段组成.如图(a)所示.在统一时钟信号控制下,数据从一个过程段流向相邻的过程段. S1 S2 S3 S4 入→出(a)流水过程段 图B18.4 图B18.4(B)表示非流水CPU的时空图.由于上一条指令的四个子过程全部执行完毕后才能开始下一条指令,因此每隔4个单位时间才有一个输出结果,即一条指令执行结束. 图B18.4(C)表示流水CPU的时空图.由于上一条指令与下一条指令的四个过程在时间上可以重叠执行,因此,当流水线满载时,每一个单位时间就可以输出一个结果,即执行一条指令. 比较后发现:流水CPU在八个单位时间中执行了5条指令,而非流水CPU仅执行了2条指令,因此流水CPU具有更强大的数据吞吐能力.

七、解:PCI总线结构框图如图B18.5所示: 图B18.5 PCI总线有三种桥,即HOST / PCI桥(简称HOST桥),PCI / PCI桥,PCI / LAGACY桥. 在PCI总线体系结构中,桥起着重要作用: 它连接两条总线,使总线间相互通信. 桥是一个总线转换部件,可以把一条总线的地址空间映射到另一条总线的地址空间上,从而使系统中任意一个总线主设备都能看到同样的一份地址表. 利用桥可以实现总线间的猝发式传送.

八、解:假设主存工作周期为TM,执行一条指令的时间也设为TM .则中断处理过程和各时间段如图B18.6所示.当三个设备同时发出中断请求时,依次处理设备A、B、C的时间如下: tA = 2TM + TDC + TS + TA + TR tB = 2TM + TDC + TS + TB + TR tC = 2TM + TDC + TS + TC + TR 达到中断饱和的时间为: T = tA + tB + tC 中断极限频率为:f =

1 / T 图B18.6

九、解:扇区总数 =

60 *

60 *

75 = 270000(扇区) 模式1存放计算机程序和数据,其存储容量为

270000 *

2048 /

1024 /

1024 = 527MB 模式2存放声音、图象等多媒体数据,其存储容量为

270000 *

2336 /

1024 /

1024 = 601MB

十、解: 所有参与本次竞争的各主设备将其竞争号CN取反后打到AB线上,以实现"线或"逻辑.AB线上低电平表示至少有一个主设备的CNi为1,AB线上的高电平表示所有主设备的CNi为0;

竞争时CN与AB逐位比较,从最高位(b7)到最低位(b0)以一维菊花链方式进行.只有上一位竞争得胜者Wi+1为1,且CNi=1,或者CNi=0并ABi为高电平时,才使Wi位为1.但Wi=0时,将一直向下传递,使其竞争号后面的低位不能送上AB线. 竞争不过的设备自动撤除其竞争号.在竞争期间,由于W位输入的作用,各设备在其内部的CN线上保留其竞争号并不破坏AB线上的信息. 由于参加竞争的各个设备速度不一致,这个比较过程反复(自动)进行,才有最后稳定的结果.竞争期的时间要足够,保证最慢的设备也能参与竞争.