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当的值小于零时,接收到的数据是

0 . 由于1比特差分检测算法原理简单,软件编程时容易实现,故本次设计在GMSK信号的解调中采用的是1比特差分检测算法. 基于MATLAB的基带GMSK信号解调技术研究与实现 我们也可以将GMSK调制信号分成正交的两路信号I路和Q路信号,将两路信号都进行延时,延时长度仍为一个码元宽度Tb,然后交叉与未经过延时的Q路和I路信号进行相乘,之后两个两路输出在相减,之后进行抽样判决和输出.设计出的原理框图如图2-1. 图2-1 基带GMSK信号1比特非相干差分解调框图 我们利用MATLAB/Simulink仿真工具直接进行仿真.[4] 输入的基带GMSK调制信号我们可以直接由Simulink中自带的基带GMSK调制器模块进行调制产生的输出作为设计的解调模块的输入.我们在建立模块时同时搭建了两条解调之路,一条是,此方案的解调模块.另一条是调用了Simulink工具箱里自带的基带GMSK解调器模块.我们可以通过两路的输出与输入进行比较. Simulink环境下搭建的模块见图 2-2. 图2-2 基带GMSK信号的1比特非相干差分解调 (1)基带GMSK调制模块 此模块由于不是本文研究的重点所以我们直接调用了MATLAB工具箱中的Bernoulli Random Binary Generator(伯努利二进制随机数产生器)产生;

将产生的随机二进制数值送入系统自带的基带GMSK调制模块,进行基带的GMSK调制,调制出来的信号作为解调模块的输入. (2)基带GMSK解调模块 根据原理框图,将由基带GMSK调制模块产生的已调信号分成两路即I路和Q路,分别延迟一个码元周期后分别与Q路和I路进行相乘,两路相乘的结果再相减. (3)抽样判决模块 在MATLAB中我们利用符号进行采样判决,也就是对相减后的信号进行判决,大于零的信号判为1,小于零的信号判为零. 基于FPGA的基带GMSK信号解调自主设计和实现 3.1 基带GMSK信号一比特非相干解调 (1)总体设计方案 本实验只是对基带的GMSK调制信号的解调进行研究,对解调方案进行设计和实现,所以我们可以将调制好的信号直接作为输入,然后经过解调模块,输出的信号与调制前的信号进行比较. 通过上小节利用MATLAB对基带GMSK调制信号进行1比特非相干解调的两种方案的验证,我们首先对第二种方案使用Verilog语言编程.首先我们在对第二种方案说明一下. 本方案的基带GMSK调制信号的1比特非相干解调原理框图见图2-1. (2)结果分析 可以根据原理框图我们将整个工程分为如下几个模块: ①延迟模块 该模块的设计思路为:因为解调模块输入时数字信号,我们设信号的信号的采样率fs是码元速率Rb的4倍,即fs=4Rb.换言之,一个码元周期内信号被采样了四次,也就是调制的输出信号中一个码元中有四个数值与其对应,所以我们可以对输入的数字信号采取4个时钟的延迟来达到延迟一个比特的目的.因此可以采用一个4位移位寄存器的方法来实现. ②乘法模块 在Verilog语言中描述乘法器是相对比较容易的,只需使用乘法运算符 * 即可.本次设计中涉及到了有符号数的乘法,所以在定义端口是要注意把输入输出信号的类型定义为有符号型即signed型,这样在计算时不会出现错误.而且定义数据位数时要注意位宽多了一位也就是最高位作为符号位. ③减法模块 减法器的实现与乘法器很相似,在Verilog语言中可以直接使用减法运算符 - 即可.由于本设计方案中涉及到的减法输入信号都是有符号数,所以在定义端口的时候,同样需要将信号的类型加上signed型,尤其是输出端口一定要加上signed型,否则输出将会是负数的二进制补码形式,这样将会对导致后面的积分判决出错,进而解调输出也就出错误. ④抽样判决模块 将相减后的了信号进行抽样判决,由于本设计是对基带的GMSK调制信号进行解调,因此在抽样判决时我们可以简单对输入信号的值进行判决,当输入信号大于零时,判为1作为输出,当输入信号小于零时判为0作为输出. ⑤顶层模块仿真结果 将以上几个子模块连接起来进行综合,对其进行测试仿真,仿真波形如下(见图 3-1). 图3-1 顶层模块仿真波形 3.2 基带GMSK信号的相干解调 (1) 总体设计方案 根据MSK解调原理,可以给出GMSK解调原理框图(见图1-1).由于研究的是基带GMSK信号,所以在解调的时可以不管载波解调这一步,同时假设已知调制时所采用的加权波的周期,在解调的时同样可以乘以同频同相的波.因此解调原理框图简化如图3-3.[2] 图3-3 基带GMSK信号解调原理框图 (2) 结果分析 ①基带GMSK信号输入模块 本实验主要是研究基带GMSK信号的解调,所以此模块我们可以直接调用已经编译通过的基带GMSK调制模块. ②分频器模块 整个系统涉及到码元速率,抽样系统时钟,串并支路时钟三个时钟,前面假设过抽样率fs=4Rb,在下面介绍的并串转换模块中并行支路的速率是码元速率的一半,所以需要将系统时钟进行4分频和8分频,其输出的clk_div4与clk_div8信号可以作为其他模块的时钟. ③正余弦加权信号的产生模块 在前面我们假设已知调制信号的加权信号产生的方法和频率,这里我们可以直接采用这种方法,即利用DDS(直接数字频率合成器)的原理来产生所需频率的正余弦波.[4] ④抽样判决模块 基带GMSK调制信号的I、Q路信号,根据原理框图分别乘以sin(πt/2Tb)和cos(πt/2Tb),我们对相乘之后的结果进行判决,大于零的结果判为