DOC《实验报告》

实验报告 课程名称:高级信息系统设计与实践 指导老师:郑伟/屈民军 成绩: 实验名称:基于FPGA的全数字锁相环的设计 实验类型:设计型_同组学生姓名:无 实验目的和要求 熟悉并掌握Modelsim、ISE等EDA软件的使用.

学会用Verilog HDL语言来设计数字系统的方法. 实验内容和原理 实验原理: 1.全数字锁相环(DPLL)简介 锁相环(PLL)技术在众多领域得到了广泛的应用.如信号处理,调制解调,时钟同步,倍频,频率综合等都应用到了锁相环技术.传统的锁相环由模拟电路实现,而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比,具有精度高且不受温度和电压影响,环路带宽和中心频率编程可调,易于构建高阶锁相环等优点,并且应用在数字系统中时,不需A/D及D/A转换.随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究,DPLL必然会在其中得到更为广泛的应用. 2. DPLL结构及工作原理 一阶DPLL的基本结构如图1所示.主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成.K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc.这里fc是环路中心频率,一般情况下M和N都是2的整数幂.本设计中两个时钟使用相同的系统时钟信号. 图1 数字锁相环基本结构图 (1)鉴相器 常用的鉴相器有两种类型:异或门(XOR)鉴相器和边沿控制鉴相器(ECPD),本设计可采用异或门(XOR)鉴相器.异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout,并输出误差信号Se作为K变模可逆计数器的计数方向信号.环路锁定时,Se为一占空比50%的方波,此时的绝对相为差为90°.因此异或门鉴相器相位差极限为±90°.异或门鉴相器工作波形如图2所示. 图2 异或门鉴相器在环路锁定及极限相位差下的波形 (2)K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分,保证环路的性能稳定.K变模可逆计数器根据相差信号Se来进行加减运算.当Se为低电平时,计数器进行加运算,如果相加的结果达到预设的模值,则输出一个进位脉冲信号CARRY给脉冲加减电路;

当Se为高电平时,计数器进行减运算,如果结果为零,则输出一个借位脉冲信号BORROW给脉冲加减电路. 可逆计数器的模是2的N次幂,由输入四位二进制信号K预设,当K的取值在0001~1111时,相应的模的变化范围为23~217.模的大小决定了DPLL的跟踪步长,模值越大,跟踪步长越小,锁定时的相位误差越小,但捕获时间越长;

模值越小,跟踪步长越大,锁定时的相位误差越大,但捕获时间越短. 在锁相环路同步的状态下,鉴相器既没有超前脉冲也没有滞后脉冲输出,所以K计数器通常是没有输出的;

这就大大减少了由噪声引起的对锁相环路的误控作用.也就是说,K计数器作为滤波器,有效地滤除了噪声对环路的干扰作用.显然,设计中适当选取K值是很重要的.K值取得大,对抑止噪声有利(因为K值大,计数器对少量的噪声干扰不可能计满,所以不会有进位或借位脉冲输出),但这样捕捉带变小,而且加大了环路进入锁定状态的时间.反之,K值取得小,可以加速环路的锁定,但K计数器会频繁地产生进位或借位脉冲,从而导致了相位抖动,相应地对噪声的抑制能力也随之降低. (3)脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整,最终使输出信号锁定在输入信号的频率和信号上,工作波形如图3所示. 脉冲加减电路完成环路频率和相位的调整,可以称之为数控振荡器.当没有进位/借位脉冲信号时,它把外部参考时钟进行二分频;