PDF《USB Type-C 型端口控制器》

32 位结果 的硬件乘法器.它包括一个带有

32 个中断输入的嵌套向量中断 控制器 (NVIC)模块和一个唤醒中断控制器 (WIC) .通过 WIC 将处理器从深度睡眠模式唤醒,以便芯片处于深度睡眠模 式时,可以关闭主处理器的电源. Cortex-M0 CPU 提供一个不 可屏蔽中断 (NMI)输入,该输入未被系统功能使用时可以提 供给用户使用. CPU 还包含一个串行连线调试 (SWD)接口 ― JTAG 的两连 线模式. EZ-PD CCG2 的调试配置有四个断点 (地址)比较器 和两个观察点 (数据)比较器. 闪存 EZ-PD CCG2 器件包含一个闪存模块,该模块的闪存加速器与 CPU 紧密耦合在一起,以降低闪存模块的平均访问时间.闪存 模块可在工作频率为

48 MHz 的情况下提供一个等待状态 (WS)的访问时间,并在工作频率为

24 MHz 的情况下提供零 等待状态的访问时间.闪存加速器的单周期访问平均占 SRAM 的85%.如果需要,闪存模块的部分空间可以用于模拟 EEPROM 操作. SROM 此外,提供的监控 ROM 还包含引导和配置子程序. CCG2 32-bit AHB-Lite CPU Subsystem SRAM

4 KB SRAM Controller ROM

8 KB ROM Controller FLASH

32 KB Read Accelerator SPCIF Deep Sleep Active/Sleep SWD/TC NVIC, IRQMX Cortex M0

48 MHz FAST MUL System Interconnect (Single Layer AHB) IO Subsystem

12 x GPIOs,

2 x OVTs IOSS GPIO (3 x ports) Peripherals Peripheral Interconnect (MMIO) PCLK High Speed I/O Matrix USB-PD SS CC BB PHY Power Modes

6 x TCPWM DFT Logic Test DFT Analog System Resources Lite Power Clock WDT ILO Reset Clock Control IMO Sleep Control PWRSYS REF POR WIC Reset Control XRES

2 X VCONN Pads, ESD

2 x SCB EZ-PD? CCG2 数据手册 文档编号:001-97028 版本 *C 页4/28 USB-PD 子系统 (SS) EZ-PD CCG2 具有一个 USB-PD 子系统,该子系统包含一个 USB Type-C 型基带收发器和物理层逻辑.该收发器执行了 BMC 和4b/5b 编码、解码功能以及 1.2 V 前端.这种子系统集 成了所需的终端电阻,可用来识别 EZ-PD CCG2 解决方案的作 用.RA 用于识别 EZ-PD CCG2 是作为一个配件还是作为一个电 子标识的线缆. RD 用于识别 EZ-PD CCG2 被作为一根混合线 缆还是软件狗中的 UFP.被配置为 DFP 时,集成的电流源会作 为RP 或上拉电阻.可以编程这些电流源,以便表示 Type-C 型 规范所定义的 VBUS 上电流的完整范围. EZ-PD CCG2 响应所 有USB-PD 通信.可配置 EZ-PD CCG2 USB-PD 子系统来响应 SOP、 SOP'

或SOP 信息. USB-PD 子系统包含一个

8 位SAR (逐次逼近寄存器) ADC, 用于实现模数转换. ADC 包含一个

8 位的 DAC 和一个比较器. DAC 输出作为比较器的正输入,而一个

4 输入的复用器作为比 较器的负输入.复用器的四个输入是一对全局模拟复用的总线、 内部带隙电压和与绝对温度成比例的内部电压.通过每个 GPIO 上的开关,可以将所有 GPIO 输入连接到全局模拟复用总线上;

该开关可以使能复用总线上连接的 GPIO,以供 ADC 使用.不 能将 CC

1、 CC2 和RD1 引脚连接到复用总线. 图2. USB-PD 子系统 系统资源 电源系统 有关电源系统的详细信息,请参考第

8 页上的电源章节中所介 绍的内容.它确保通过以下两种方法中的一种能使电压电平满足 相应模式的要求:延迟模式输入 (例如,上电复位 (POR) ) 直到电压电平满足正常功能为止,或生成各复位 (欠压检测 (BOD) )或中断 (低电压检测 (LVD) ) . EZ-PD CCG2 可以 在电压范围为 2.........