PDF《第6章》

第6章 组合电路时序分析与自动化设计 6.

1 传统数字技术存在的问题 (1) 低速. (2) 设计规模小. (3) 分析技术无法适应需要. (4) 效率低成本高. (5) 可靠性低. (6) 体积大功耗大. (7) 功能有限. (8) 无法实现升级. (9) 知识产权不易保护. 问题 6.2 数字系统自动设计流程 6.2.1 设计输入 1. 图形输入 2. HDL文本输入 6.2 数字系统自动设计流程 6.2.2 硬件描述语言 6.2.3 综合 6.2.4 适配 6.2.5 仿真 6.2.6 硬件测试 6.3 原理图输入法逻辑电路设计 6.3.1 原理图编辑输入方法 6.3 原理图输入法逻辑电路设计 6.3.1 原理图编辑输入方法 6.3 原理图输入法逻辑电路设计 6.3.2 创建工程 6.3 原理图输入法逻辑电路设计 6.3.2 创建工程 6.3.3 功能分析 6.3 原理图输入法逻辑电路设计 6.3.4 编译前设置 6.3 原理图输入法逻辑电路设计 6.3.4 编译前设置 6.3 原理图输入法逻辑电路设计 6.3.5 全程编译 6.3 原理图输入法逻辑电路设计 6.3.6 逻辑功能测试 6.3 原理图输入法逻辑电路设计 6.3.6 逻辑功能测试 6.3 原理图输入法逻辑电路设计 6.3.6 逻辑功能测试 6.4 硬件测试 6.4.1 引脚锁定 6.4 硬件测试 6.4.1 引脚锁定 6.4 硬件测试 6.4.2 对FPGA编程配置 6.4 硬件测试 6.4.3 对FPGA配置器件编程 6.4 硬件测试 6.4.3 对FPGA配置器件编程 6.4 硬件测试 6.4.3 对FPGA配置器件编程 6.5 用HDL来表述广义译码器 6.5.1 用HDL表述真值表与电路设计 1. HDL表述 6.5 用HDL来表述广义译码器 6.5.1 用HDL表述真值表与电路设计 2. 将Verilog文本表述转化为电路元件 6.5 用HDL来表述广义译码器 6.5.1 用HDL表述真值表与电路设计 3. 完成电路设计 4. 逻辑功能测试 6.5 用HDL来表述广义译码器 6.5.2 三人表决电路的HDL表述方式 6.5 用HDL来表述广义译码器 6.5.2 三人表决电路的HDL表述方式 6.5 用HDL来表述广义译码器 6.5.3 用HDL对真值表的其他表述方式 1. 文字表达方式的多路选择器设计 6.5 用HDL来表述广义译码器 6.5.3 用HDL对真值表的其他表述方式 2. 含有条件判定情况的真值表的case语句表述 6.5 用HDL来表述广义译码器 6.5.3 用HDL对真值表的其他表述方式 2. 含有条件判定情况的真值表的case语句表述 6.6 数字方法去抖动和延时电路设计 6.6.1 数字去抖动电路设计 1. 脉冲参数和信号频率概念 6.6 数字方法去抖动和延时电路设计 6.6.1 数字去抖动电路设计 2. 数字去抖动电路设计 6.6 数字方法去抖动和延时电路设计 6.6.1 数字去抖动电路设计 3. 时序仿真 6.6 数字方法去抖动和延时电路设计 6.6.1 数字去抖动电路设计 3. 时序仿真 6.6 数字方法去抖动和延时电路设计 6.6.2 数字延时电路的设计与测试 1. 设计一个库元件 6.6 数字方法去抖动和延时电路设计 6.6.2 数字延时电路的设计与测试 2. 设计顶层电路 6.6 数字方法去抖动和延时电路设计 6.6.2 数字延时电路的设计与测试 3. 时序仿真 6.6 数字方法去抖动和延时电路设计 6.6.2 数字延时电路的设计与测试 3. 时序仿真 实验与设计 6-1.用Quartus II库中的宏功能模块74138和与非门实现指定逻辑函数 6-2.用两片7485设计一个8位比较器 6-4.设计八位十进制数动态扫描显示控制电路 6-3.设计8位串行进位加法器 6-5.设计一个16进制7段显示译码器 6-6.设计一个5人表决电路