PDF《i 复合衬底 Exز sit》

更低的材料成本 ( 如图 1所示) ;

与Si读出电路的热应力匹配, 解决 了器件互连过程中与读出电路的热失配问题;

较高 l a r g e s t w a f e r d i a / i n 图1衬底尺寸和价格情况[

1 ] 作者简介: 刘铭(

1 9

8 5- ) , 男, 工程师, 硕士, 主要从事探测器 材料分子束外延工艺研究.E m a i l : k a k a _

8 5

1 0

0 1 @1

6 3 . c o m 收稿日期:

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2 1 ;

修订日期:

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1 0 的机械强度和平整度, 实现了器件工艺过程中的良 好的兼容匹配性;

因此它成为诸多替代衬底中最具 有竞争力的一种, 尤其在大面阵中短波碲镉汞的组 件的应用更是具有其优势. S i 和CdTe之间存在

1 9 .

3 %的晶格失配导致高 的界面能, 而导致 S i 基复合衬底往往存在高的位错 密度( 比CdZnTe高1~ 2个量级) , 如此高的位错密 度贯穿到随后外延的 H g C d T e薄膜, 会导致暗电流 增大和 R

0 A减小, 从而降低探测器的性能.因此如 何降低 S i 基复合衬底的位错密度, 提高其晶体质量 是Si基碲镉汞器件走向工程化的关键所在.降低 复合衬底 C d T e / S i 位错密度方法一般有: 生长超晶 格缓冲层[

2 ] 、 衬底偏向[

3 ] 、 原位退火( I n s i t u ) 和Exsitu退火[

3 ] 等.本文主要报道了 E x s i t u退火对复 合衬底晶体质量的影响.

2 研究与实验 C d T e / Z n T e (

2 1

1 ) B复合衬底薄膜是在 3i nS i (

2 1

1 ) 衬底上, 采用 M B E技术制备的, 材料生长在 D C AP

6 0 0M B E系统中进行, E x s i t u退火在自研制 的三温区退火炉中完成. S i (

2 1

1 ) 衬底经改进的 R C A湿化学工艺处理 后, 装入 M B E系统, 采用无铟粘接的方式固定.衬 底先经过除气处理、 高温去除氧化层、 A s 钝化, 然后 通过 M E E的方式生长一层 Z n T e 缓冲层, 最后外延 C d T e 薄膜( 8~

1 2μ m左右, 如图 2所示) .C d T e / Z n T e (

2 1

1 ) B复合衬底薄膜经原位( I n s i t u ) 退火处 理, 具体生长工艺可参见文献[

5 ] .复合衬底的晶 体质量 用原位20k e V反射式高能电子衍射仪(RHEED)、X射线高分辨衍射 ( X R D ) 进行分析, X R D采用CuK α 1特征谱线, 单色器采用四个Ge(220)晶体;

采用红外傅里叶变换光谱仪( F T I R ) 对复合衬底的红外透过率和厚度进行测试;

复合衬 底的位错腐蚀选用 E v e r s o n腐蚀液[

4 ] , 其配方 为HNO3∶HF∶乳酸 =

4 ∶

1 ∶

2 5 , 腐蚀时间

3 0s , 分别采用光 学显微镜、 原子力显微镜和扫描电子显微镜进行位 错统计. 图2Si基复合衬底结构示意图

2 .

1 位错机制研究 C d T e / Z n T e / S i 复合衬底的位错主要来源于大 晶格失配导致的晶格失配位错、 热膨胀系数不一样 导致的热失配位错以及 S i 衬底表面缺陷产生的贯 穿位错.S i 衬底通过外购获得, E P D<

5 0c m-

2 , 所 以表面缺陷导致的贯穿位错可以忽略, 因此晶格失 配和热失配是导致 C d T e 外延膜位错的主要因素. C d T e 和Si之间晶格失配达到

1 9 .

3 5 %, 热失配 达92.3%( 如表 1所示) , 导致界面处产生大量的失 配位错( 达到

1 0

1 3 ~

1 0

1 4 c m-

2 量级) , 这些位错大部 分是刃型位错, 残留在界面区域, 但还是有相当一部 分螺型位错会贯穿到外延层, 但随着 C d T e厚度的 增加有一部分位错线通过交互作用而湮没或改变扩 展方向, 因此厚度越大, 晶格失配位错会慢慢变少. M a t t h e w s 等人报道[