PDF《8通道、14位、40/65 MSPS串行 LVDS 1.8 V模数转换器》

300 (tSAMPLE/28) (tSAMPLE/28) +

300 ps DCO至FCO延迟(tFRAME )4 全(tSAMPLE/28) ?

300 (tSAMPLE/28) (tSAMPLE/28) +

300 ps 数据至数据偏斜 (tDATA-MAX ? tDATA-MIN) 全±50 ±200 ps 唤醒时间(待机) 25°C

35 μs 唤醒时间(省电模式)5 25°C

375 μs 流水线延迟 全16 时钟周期 孔径 孔径延迟(tA ) 25°C

1 ns 孔径不确定(抖动) 25°C 0.1 ps rms 超范围恢复时间 25°C

1 时钟周期

1 如需了解定义以及如何完成这些测试的详情,请参阅应用笔记AN-835: 了解高速ADC测试和评估 .

2 采用标准FR-4材料测量.

3 可通过SPI进行调整.

4 tSAMPLE /28基于位数的一半,因为延迟基于一半的占空比.tSAMPLE = 1/fS .

5 唤醒时间指从省电模式返回正常工作模式所需的时间. 时序规格 表5. 参数 说明 限值 单位 同步时序要求 tSSYNC SYNC至CLK+上升沿的建立时间 0.24 ns(典型值) tHSYNC SYNC至CLK+上升沿的保持时间 0.40 ns(典型值) SPI时序要求 参见图61 tDS 数据与SCLK上升沿之间的建立时间

2 ns(最小值) tDH 数据与SCLK上升沿之间的保持时间

2 ns(最小值) tCLK SCLK周期

40 ns(最小值) tS CSB与SCLK之间的建立时间

2 ns(最小值) tH CSB与SCLK之间的保持时间

2 ns(最小值) tHIGH SCLK高电平脉冲宽度

10 ns(最小值) tLOW SCLK低电平脉冲宽度

10 ns(最小值) tEN_SDIO 相对于SCLK下降沿,SDIO引脚从输入状态切换到输出状态 所需的时间(图61未显示)

10 ns(最小值) tDIS_SDIO 相对于SCLK上升沿,SDIO引脚从输出状态切换到输入状态 所需的时间(图61未显示)

10 ns(最小值) AD9257 Rev. A | Page

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40 时序图 DCOC DCO+ DC x D+ x FCOC FCO+ VIN± x CLKC CLK+ MSB N C

17 D12 N C

17 D11 N C

17 D10 N C

17 D9 N C

17 D8 N C

17 D7 N C

17 D6 N C

17 D5 N C

17 D4 N C

17 D3 N C

17 D2 N C

17 D0 N C

17 D1 N C

17 D12 N C

16 MSB N C

16 N C

1 tA tEH tCPD tFCO tPD ........