PDF《利用 MAX II CPLD,实现便携式 系统的功耗管理》

上电前以及上电期间不会驱动器件,不 会影响其他总线的工作. 信号引脚不会驱动 VCCIO 或者 VCCINT 电源供电. 在VCCIO 或者 VCCINT 加电前,如果将输入引脚驱动为高电平,不会出现 静态漏电流 ( 热插拔泄漏 ). 最后一个特性对于便携式应用非常关键,利用这一特性使部分系统关断以 延长电池使用时间.某些 CPLD 具有较高的漏电流,输入引脚驱动至 VCC 电平,而VCCINT 或者 VCCIO 没有加电时,热插拔漏电流大约为 1mA 甚至更 高.如果器件已经关断,但是系统另一部分还在工作,驱动 I/O 引脚为高 Altera 公司

5 Preliminary 动态功耗优势 电平,那么 I/O 引脚上的漏电流要远远大于典型的待机电流.与某些竞争 器件不同,MAX II 器件不通过其 I/O 加电,因此,可以关断,在系统其 他工作部分对信号驱动状态的影响方面,没有复杂的限制. 动态功耗优势 与传统 CPLD 器件相比,MAX II 的体系结构更接近 FPGA.在动态功耗方 面,其体系结构具有多种优势,几乎没有缺点,甚至要优于互补金属氧化 物半导体 (CMOS) CPLD 结构. MAX II CMOS FPGA 和CMOS CPLD 体系结构之 间不存在直流供电差别. MAX II 器件在交流供电上的优点体现在逻辑实现上.MAX II 器件使用

4 输入查找表 (LUT) 来实现逻辑.级联 LUT 实现多于

4 输入的情况.CMOS 乘积项采用 CMOS 逻辑门串联实现.因此,即使一个

2 输入函数也需要串 联80 输入 CMOS 和逻辑门才能实现.MAX II 器件体系结构针对具体函数 来进行逻辑实现.2 输入函数仅有两个输入工作,消耗的功率要少于

6 输 入函数.而在实现

2 输入函数上,80 输入 CMOS 乘积项消耗的功率与

40 输入函数相同.由于统计分析显示典型应用的平均扇入为 2.5,因此, MAX II 器件体系结构具有明显的动态功耗优势.图2显示在 50MHz 时, MAX II 体系结构在性能上优于竞争 CPLD 结构 65%.所有器件都具有相同 的降噪电路,没有输出切换,只采用了一个时钟输入触发. 表1. 电源规格对比 系列 最少电源数量 (1) 最大 I/O 块数量 上电排序要求 热插拔泄漏 MAX II

1 4 否否MAX IIG

2 4 否否MachXO

2 (2)

4 否是MACH4000Z

2 2 否是CoolRunner II

2 2 是是Cyclone

2 4 否否Cyclone II

2 8 否否Spartan III

3 8 是是表1的注释 : (1) 3.3-V I/O 电池供电系统中需要的电源数量 (2) MachXO VCC 和VCCIO 工作在 1.71-3.465V 较大的范围内,而VCCAUX 的工作在较小的 3.135-3.465V 范围内.

6 Altera 公司 Preliminary 利用 MAX II CPLD,实现便携式系统的功耗管理 图2. MAX II 内核逻辑布线结构的动态功耗优势 (1) 图2的注释 : (1)

8 个16 位计数器的动态功耗. MAX II 器件体系结构的信号走线与典型 CPLD 有很大不同.典型的 CPLD 采用中央布线系统,每一宏单元输入或者输入引脚可以连接至任一宏单元 输入.在功耗方面,这种方式存在缺点.由于每一个宏单元输出或者输入 引脚可以随意连接,因此具有较大的电容.虽然大部分信号只有有限的

2 至4个扇出,但实际上可以连接到数百个位置,导致 I/O 引脚和所有宏单 元输出通过布线汇合形成反馈,出现较大的电容和较高的动态功耗.MAX II 布线结构是分块实现的.每一个宏单元输出连接至布线网络.软件集 中实现最少数量的网络块.通过使用最少的布线,不超过........