PDF《 快速设置所有引脚参数和驱动模式》

PSoC? Creator? Component Datasheet 赛普拉斯半导体公司?

198 Champion Court ? San Jose,CA 95134-1709 ? 408-943-2600 Document Number: 001-87228 Rev.

*B 修订时间 April 11,

2016 特性 ? 快速设置所有引脚参数和驱动模式 ? 允许 PSoC Creator 自动放置和路由信号 ? 允许与一个或多个引脚同时交互 概述 引脚组件允许硬件资源连接到物理端口引脚.该组件通过合理配置的物理 IO 引脚来访问外部信 号.它允许电气特性与一个或多个引脚相互关联;

PSoC Creator 随后使用这些特性自动放置和路 由组件中的信号. 这些引脚可以分别用原理图导线连接和软件来控制,也可以由二者共同控制.要利用组件 API 访 问引脚组件,该组件必须是相邻的非跨端口组件.这样可以确保引脚被正确映射到单个物理端口. 仅可以从原理图中或通过全局单引脚 API 访问跨端口或非相邻的引脚组件(有关详细信息,请参 考应用编程接口部分中的内容). 注意:在与全局 API 一起使用的引脚组件中包含为每个引脚创建的#defines. 引脚组件可以被配置成多种类型的组合.为方便起见,组件目录中提供了

4 种预先配置的引脚组 件:模拟引脚、数字双向引脚、数字输入引脚和数字输出引脚. 何时使用引脚组件 当设计必须通过物理 IO 引脚生成或访问器件外的信号时,使用该引脚组件.引脚组件是目录中最 通用的组件.例如,引脚组件可用于连接电位器、按钮、LED 和外设传感器,如接近传感器和加 速传感器接口. 引脚 1.90 引脚 PSoC? Creator? Component Datasheet 页2/29 Document Number: 001-87228 Rev. *B 输入/输出接口 本节介绍引脚组件的各种输入和输出接口. 引脚显示 引脚可以配置为数字输入、数字输出、数字双向和模拟的复杂组合.简单配置通常作为单一引脚 显示.更复杂的引脚类型作为带有边界框的标准组件显示(请参考下面框图). 最常见的默认配置在以下章节给出. 锁定引脚的显示 使用 PSoC Creator Design-Wide Resources Pin Editor 将引脚组件分配到物理 GPIO 或SIO 引脚 时,组件的工具提示会显示出特定引脚的分配.如果锁定引脚分配,组件显示会指明引脚分配, 如以下示例所示: 注意:如果将引脚组件设置为 Display as Bus(显示为总线),组件显示不予显示任何锁定引脚 分配;

然而,工具提示仍然显示此信息. 模拟 设计过程中,任何需要在器件引脚与连有模拟导线的内部模拟终端之间进行的连接,均要将引脚 组件配置为模拟组件.配置为模拟时,终端将显示在符号右侧,并且连接有模拟导线颜色的连接 线. PSoC? Creator? Component Datasheet 引脚 Document Number: 001-87228 Rev. *B 页3/29 此外,模拟引脚组件还支持数字输入和/或输出连接及双向连接.数字输出与模拟信号可以组合在 同一个引脚组件中.这可以用于某些应用中;

然而,这不是通用的使用情况,应谨慎使用. 数字输入 设计过程中,任何与内部数字输入之间连接,或任何需要由 CPU/DMA 读取状态的引脚,均需要 被配置为数字输入.任何使用数字输入模式的引脚状态均可以由 CPU/DMA 来读取.此外,如果 在原理图上显示出引脚终端(HW 连接),则用户可以将之连接到原理图中的其他组件. 引脚终端属性为可视时,会被显示在组件符号的右侧.该连接使用数字导线的颜色绘制,其导线 上连接的小输入缓冲器用来提示信号方向. 此外,数字输入引脚组件还支持数字输出和模拟连接. 数字输出 任何被驱动到逻辑高电平或低电平的引脚,均要被配置为数字输出.任何数字输出引脚的状态均 可以由 CPU/DMA 来写入.此外,如果在原理图上显示出引脚终端(HW 连接),则用户可以将 之连接到原理图中的其他组件.引脚终端属性为可视时,会被显示在组件符号的右侧.该连接使 用数字导线的颜色绘制,其导线上连接的小输入缓冲器用来提示信号方向. 此外,数字输出引脚组件还支持数字输入和模拟连接. 引脚 PSoC? Creator? Component Datasheet 页4/29 Document Number: 001-87228 Rev. *B 数字输出使能 当需要使用数字逻辑快速控制引脚的输出驱动,而又不需要 CPU 对其进行干预时,可以采用数字 输出使能.在此终端上的逻辑高电平使能引脚输出驱动,其配置方式是通过 General(通用)子 选项卡上的 Drive Mode(驱动模式)参数.此终端的逻辑低电平禁用引脚输出驱动,并使引脚采 用HI-Z 驱动模式.当使用原理图连接配置带有数字输出的组件并选中数字输出使能时,此终端将 被显示.数字输出使能显示在组件符号左侧,连接到数字输出缓冲器.该连接使用数字导线颜色 进行绘制. 当该引脚组件被设置为 Display as Bus(显示为总线)时,由于所有引脚共享同一个输出使能, 所以无论引脚组件的宽度如何,都仅提供一个输出使能.相反的,引脚组件未被配置为总线时, 则根据每个引脚提供单个输出使能. 数字输出使能引脚组件还同时支持输入和模拟连接. 数字双向 设计过程中,任何需要在器件引脚和内部数字双向终端之间进行的连接都采用数字双向模式.数 字双向模式最常用于通信组件,如I2C.当引脚被配置为数字双向模式时,终端会显示在符号左侧, 并带有数据导线颜色的连接,该连接带有显示信号为双向模式的输入和输出缓冲器. 双向引脚组件还支持模拟连接. PSoC? Creator? Component Datasheet 引脚 Document Number: 001-87228 Rev. *B 页5/29 参考电压(Vref) 配置引脚组件以使用 Vref 信号: ? 使用数字输入或双向终端,并将 Input(输入)子选项卡上的 Threshold(阀值)参数设置为 Vref,或?使用数字输出或双向终端,并将 Output(输出)子选项卡上的 Drive Level(驱动电平)配置 为Vref 使用 Vref 需要一个 SIO 引脚,它显示为粉红色外形.所有引脚均可以提供各自的 VDDIO 供电电压. 此外,SIO 引脚还可为器件接口提供可编程或模拟路由电压,来配合可能不同于 SIO 的Vddio 电 压的接口.Vref 终端提供向 SIO 引脚供电的模拟路由电压.SIO 引脚还使用 Vref 输入作为 SIO 的 输入阀值. Vref 信号显示在组件右侧,从SIO 单个引脚或 SIO 引脚对底侧伸出,这取决于该信号的配置方 法.每个 SIO 引脚对共享单个 Vref 输入. Vref 仅可以与另一个数字输入或输出连接一起使用. 注意:使用 Vref 时,无法选择 Analog(模拟). IRQ 要配置带有中断模式的引脚组件,必须使用数字输入,然后在 Input(输入)子选项卡上配置 Interrupt(中断)参数.当使用中断模式时,显示引脚组件,带有边界框,IRQ 从组件底部向外 伸出.典型的使用情况是将中断组件与此终端连接.如果使用引脚中断将此模块从睡眠或休眠低 功耗模式唤醒,连接至引脚irq 终端的中断组件可能不会将InterruptType 设置为 RISING_EDGE . 中断模式可以用于所有引脚组件配置,只要配置包含数字输入即可. 引脚 PSoC? Creator? Component Datasheet 页6/29 Document Number: 001-87228 Rev. *B 有关该中断的更多信息,请参考 Input(输入)子选项卡部分中的 Interrupt(中断)参数的说 明. 任何数字输入硬件连接都可以连接到 ISR 组件,提供用来生成高或低逻辑电平及边沿事件引脚中 断的功能.使用电平中断的数字输入连接时,不使用通过此参数配置的专用引脚中断逻辑,反而 消耗 DSI 路由资源. PSoC

4 特定连接 以下终端仅适用于 PSoC

4 器件. In Clock 在PSoC

4 上,引脚组件可以将时钟组件或数字信号作为输入同步逻辑的时钟信号使用.如果位于 Clocking(时钟)选项卡上的 In Clock 参数指定为 External(外部),in_clk 终端将被显示,以 便原理图连接. In Clock Enable 在PSoC

4 上,引脚组件可以将数字信号作为输入同步逻辑的时钟使能信号使用.如果位于 Clocking(时钟)页面的 In Clk En 参数指定为 External(外部),in_en 终端将被显示,以便原 理图连接. Out Reset 在PSoC

4 上,引脚组件可以将数字信号作为输入同步逻辑的复位信号使用.如果位于 Clocking (时钟)页面的 In Reset 参数指定为 External(外部),in_rst 终端将被显示,以便原理图连接. PSoC? Creator? Component Datasheet 引脚 Document Number: 001-87228 Rev. *B 页7/29 Out Clock 在PSoC

4 上,引脚组件可以将时钟组件或数字信号作为输出同步逻辑的时钟信号使用.如果位 于Clocking(时钟)页面的 Out Clock 参数指定为 External(外部),out_clk 终端将被显示, 以便原理图连接. Out Clock Enable 在PSoC

4 上,引脚组件可以将数字信号作为输入同步逻辑的时钟使能信号使用.如果位于 Clocking(时钟)页面上的 Out Clk En 参数指定为 External(外部),out_en 终端将被显示, 以便原理图连接. Out Reset 在PSoC

4 上,引脚组件可以将数字信号作为输出同步逻辑的复位信号使用.如果位于 Clocking (时钟)页面的 Out Reset 参数指定为 External(外部),out_rst 终端将被显示,以便原理图 连接. 引脚 PSoC? Creator? Component Datasheet 页8/29 Document Number: 001-87228 Rev. *B 组件参数 将引脚组件拖放到您的设计原理图上,并双击以打开 Configure(配置)对话框.此对话框用于 设置组件参数,例如,上电复位状态和物理引脚映射约束.所有参数被分配到子选项卡中. Pins(引脚)选项卡 该Pins(引脚)选项卡有

3 个区域:工具栏、引脚树和另外一组子选项卡.工具栏用于确定由组 件管理的物理引脚数量及顺序.子选项卡用来设置引脚特定的属性,例如,类型、方向、驱动模 式和初始状态.引脚树配合子选项卡,以便允许您选择适合这些属性的........