PDF《Ver 1.3》

产品使用手册 产品型号:B08D500 Ver 1.

3

8 位500MSPS 模数转换器1版本控制页 版本号 发布日期 更改章节 更改说明 备注 1.0 2013.8 ―― ―― 1.1 2014.9

第六章 增加 6.1 节 质量等级及执行标准

第六章 增加 6.3 节 贮存条件 1.2 2015.9

第七章 修改了部分参数 1.3 2018.2 ―― 更改全文格式

2 目录

1、产品特性.1

2、产品概述.1

3、结构图.2

4、引脚描述.2

5、引脚定义(见附录 1)5

6、产品描述.5 6.1 质量等级及执行标准.5 6.2 功能描述.5 6.2.1 总述.5 6.2.2 传输特性图.5 6.2.3 工作时序图.6 6.2.4 详细功能描述.8 6.2.5 应用说明.17 6.3 贮存条件.26 6.4 绝对最大额定值.27 6.5 推荐工作条件.27

7、电参数.27

8、典型应用描述及使用主要事项.35 8.1 典型应用(见附录 2)35 8.2 使用注意事项.35

9、封装说明.35 附录

1 引脚定义.38 附录

2 典型应用.40

1

1、 产品特性 ? 集成内部高性能采样保持电路 ? 单+1.9V 0.1V 低电源供电 ? 可选单/双数据率输出时钟 ? 时间交错模式下具有 2X 采样率 ? 具有多通道 ADC 同步能力 ?

8 位有效转换无失码 ? 输入范围精确可调 ? 具有用户模式的串行接口 ? 集成高速数字校准电路

2、 产品概述 B08D500是一款双通道、低功耗、高性能的CMOS模数转换器,其采样精度为8位,单 通道采样率高达800MSPS,采用单电源1.9V供电,典型功耗为1.4W.它采用高速模-数转换 电路以及数字自校准技术,保证器件的高速度和高动态特性.器件内部集成串行接口,支持 用户控制、改变电路参数,以提高性能和满足系统要求.

2

3、结构图 图3-1 B08D500 结构示意图

4、引脚描述 B08D500采用CQFP128封装,引脚排列顺序如图4-1所示. 图4-1 B08D500引脚排列顺序 B08D500

3 B08D500详细功能描述见表4-1: 表4-1 B08D500 引脚功能描述 引脚符号 功能描述 OutV / SCLK 输出电压幅度和串行接口时钟.为高电平时,表示正常差分输出数据 幅度;

为低电平时,表示降低差分输出幅度和降低功耗.当扩展控制 模式被激活时,SCLK 作为串行数据的输入时钟. OutEdge / DDR / SDATA DCLK 边沿选择,双倍数据率(Double Data Rate)和串行数据串行输入 (Serial Data Input).当输出数据转换时,此引脚用来设定 DCLK+的输 出边沿.当此引脚浮空或连接到 1/2 电源电压时,使能 DDR 时钟.在 扩展控制模式下,此引脚作为串行数据输入端(SDATA). DCLK_RST 复位.引脚输入正脉冲用于复位和同步多个转换器的时序 DCLK. PD,PDQ 掉电模式. PD 引脚为高电平时, 芯片进入低功耗掉电模式(Power Down Mode). 当PDQ 引脚接高电平时, 只有 Q 通道进入到低功耗掉电模式. CAL 校准模式启动信号.最低

80 个时钟周期的逻辑低电平输入之后紧随

80 个时钟周期的逻辑高电平输入,将激发电路进入校准模式. FSR/ECE 全刻度范围选择和扩展控制使能.在非扩展控制模式下,接高电平时, 设置满量程差动输入电压范围为 800mVP-P.接低电平时, 设置满量程 差动输入电压范围为 600mVP-P, 以降代 VIN 的输入电压范围. 当启用 扩 展控制模式时,即当采用串行接口和控制寄存器时,该引脚浮动或将 其连接到 VA/2. CalDly/ DES / SCS ________ 校准延迟,双边采样和串行接口片选信号.当引脚 FSR/ECE 拉低或拉 高条件下,在电路上电自校准开始之前,该引脚设定校准延迟时钟周 期数 .当引脚 FSR/ECE 浮空时,该引脚使能串行引脚接口输入,并设 定CalDly 延时时间为