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0 .当此引脚 是浮空或连接到 1/2 电源电压, 选择双边采样模式,选择 I 路信号输入,此时采样时钟按两倍速率进 行, 并忽略 Q 路输入信号. CLK+ CLK- 为ADC 的LVDS 时钟输入引脚.差分时钟信号必须以交流方式 (a.c.coupled)加在这些引脚上.输入信号在时钟 CLK+的下降沿采样. VINI+,VINI?, VINQ+,VINQ? 模拟信号差分输入.当FSR 为低时,差分输入信号为 600mVP-P,当FSR 为高时,差分输入信号为 800mVP-P. VCMO 共模电压.当输入信号采用 DC 耦合时,为VIN+和VIN-的共模电压;

当输入信号采用 AC 耦合时,此引脚应接地.该引脚具有

100 μA 的电 流源/沉的驱动能力. VBG 带隙输出电压.该引脚具有

100 μA 的电流源/沉的驱动能力. CalRun 校准运行指示.该引脚为逻辑高时,表示电路校准正在运行. REXT 外部偏置电阻连接.通过标称值为 3.3kΩ (± 0.1%)的电阻连接到地 (GND). DCLK+ DCLK- 差分时钟输出,用于锁存输出数据.这些引脚可以选择延时或不延时 以便输出同步,在单倍数据率 SDR 模式下,这些信号的速度为输入时 钟的 1/2,在双倍数据率 DDR 模式下,这些信号的速度为输入时钟的 1/4.在校准周期内 DCLK 不被激活.

4 DI7? / DQ7? DI7+ / DQ7+ DI6? / DQ6? DI6+ / DQ6+ DI5? / DQ5? DI5+ / DQ5+ DI4? / DQ4? DI4+ / DQ4+ DI3? / DQ3? DI3+ / DQ3+ DI2? / DQ2? DI2+ / DQ2+ DI1? / DQ1? DI1+ / DQ1+ DI0? / DQ0? DI0+ / DQ0+ I和Q通道LVDS数据输出,这些信号没有经历输出信号分离器延迟.与DId/DQd相比,这些输出对应的采样点时间靠后.这些输出始终应连 接100Ω差分电阻. DId7? / DQd7? DId7+ / DQd7+ DId6? / DQd6? DId6+ / DQd6+ DId5? / DQd5? DId5+ / DQd5+ DId4? / DQd4? DId4+ / DQd4+ DId3? / DQd3? DId3+ / DQd3+ DId2? / DQd2? DId2+ / DQd2+ DId1? / DQd1? DId1+ / DQd1+ DId0? / DQd0? DId0+ / DQd0+ I 和Q通道 LVDS 数据输出.这些信号经历输出信号分离器一个时钟 周期延迟.与DI/DQ 相比,这些输出对应的采样点时间靠前.这些输 出 始终应连接 100Ω 差分电阻. OR+ OR- 输入范围溢出指示.当此引脚为高时,表示差分信号输入超出范围 (± 300mV 或± 400mV,具体由 FSR 引脚定义) . Tdiode_P Tdiode_N 温度二极管的正极(阳极)和负极(阴极) . 这些引脚可用于模具温 度测量. VA 模拟电源.与GND 对应. VDR 输出驱动电源.与DR GND 对应. GND 模拟地线.与VA 对应. DR GND 驱动地线.与VDR对应. NC 没有连接.这些引脚不作任何连接.

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5、引脚定义(见附录 1)

6、产品描述 6.1 质量等级及执行标准

8 位500MSPS 模数转换器――B08D500 质量保证等级为 Q/Zt 30082-2011 规定的 B 级, 符合《半导体集成电路 B08D500 型8位模数转换器详细规范》规定的要求. 6.2 功能描述 B08D500 是一款用途广泛的抗辐照高性能 A/D 转换器,采用了创新的结构设计,可以 在非常高的速度场合应用.多种控制模式简化了应用电路的设计.在使用时,须遵守本节以 及第 6.2.5 节中所描述的规则,方可获得最佳的性能. 一般来说,B08D500 在使用时不应将引脚浮空.对于第 4,14 和127 引脚,由于实现 某种功能时要将引脚浮空时,可将此引脚与相当于一半 VA 的电压相连,这与将此引脚浮空 所得到的效果相同. 6.2.1 总述 B08D500 采用可校准的折叠插值电路结构,其有效位数可以达到 7.

5 位.折叠放大器 可以显著的减少比较器的数量,进而降低电路功耗,插值电路可以降低前置放大器的数目, 最小化输入信号电容,从而降低电路功耗.另外,采用片上数字校准电路可以降低折叠结构 中的非线性效应,从而实现了超高速度、高性能、低功耗的模数转换. 当模拟输入信号处于转换器的输入电压范围内时,B08D500 在典型值为200MSPS~500MSPS的情况下实现8位分辨率的精度. 当差分输入电压小于满量程的负值时, 输出码为全 0;