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4 进一步地,所述第一埋层氧化层或第二埋层氧化层的厚度均为 10-200nm,其材料均为二 氧化硅. 本发明的混合晶向反型模式全包围栅 CMOS 场效应晶体管的有益效果在于: 一方面,其PMOS 区域和 NMOS 区域采用了不同晶向的 Si 材料,特别是第一沟道采用了 n 型的(110)Si 材料, 第二沟道采用了 p 型的(100)Si 材料,在反型模式的 CMOS 器件中导 电载流子为少数载流子(少子),即第一沟道的导电载流子为 n 型(110)Si 材料中的空穴, 第二沟道的导电载流子为 p 型(100)Si 材料中的电子.经过多次的实验表明:空穴迁移率在 (110)Si 衬底电流沿晶向流动与传统的(100)Si 衬底相比增加一倍以上.而电子迁 移率在(100)Si 衬底是最高的.本发明有针对性的采用两种不同晶向的 Si 材料,有利于进 一步提高其载流子的迁移速率;

另一方面,PMOS 区域和 NMOS 区域同时具有埋层氧化层将其与 衬底隔离,能有效的减少漏电流,使器件具备更好的性能及进一步按比例缩小的能力.此外, 本发明还采用了横截面为腰形(跑道形)的全包围栅沟道结构,如图

5 所示,其可分解成独 立并行工作的一个双栅沟道结构和一个圆柱体全包围栅沟道结构.这种结构的优点在于:暨 增大了沟道横截面积(增加了矩形部分),提高了器件的驱动电流,而同时又保持器件的电 完整性(圆形沟道). 相较于现有技术,本发明的器件结构简单、紧凑, 集成度高,在反型工作模式下, 采用 不同晶向的沟道、跑道形全包围栅结构、高介电常数栅介质和金属栅,具备高载流子迁移率, 可避免多晶硅栅耗尽及短沟道效应等. 附图说明 图1为背景技术中互补金属氧化物半导体器件结构示意图. 图2a-2c 为本发明实施例一的器件结构示意图: 图2a 为俯视图;

图2b 为图 2a 沿XX'

的剖面图;

图2c 为图 2a 沿ZZ'

方向的剖视图. 图3a-3c 为本发明实施例二的器件结构示意图: 说明书10003 2002.8

5 图3a 为俯视图;

图3b 为图 3a 沿XX'

的剖面图;

图3c 为图 3a 沿ZZ'

方向的剖视图. 图4为本发明的器件结构沟道部分的立体示意图. 图5为本发明的沟道结构的横截面示意图. 图6a 为本发明实施例一中晶体管的俯视图. 图6b 为图 6a 沿XX'

的剖视图. 图7a 为本发明实施例二中晶体管的俯视图. 图7b 为图 7a 沿XX'

的剖视图. 图中标记说明:

100 底层半导体衬底

201 第一埋层氧化层

202 第二埋层氧化层

300 NMOS 区域

301 第二沟道

302 NMOS 区域的漏区

303 NMOS 区域的源区

400 PMOS 区域

401 第一沟道

402 PMOS 区域的漏区

403 PMOS 区域的源区

500 栅区域

501 栅介质层

502 栅材料层

503 绝缘体介质侧墙隔离结构 具体实施方式 下面结合附图进一步说明本发明的器件结构,为了示出的方便附图并未按照比例绘制. 图2a-2c,图3a-3c 为本发明器件结构的示意图:图2a 为俯视图;

图2b 为图 2a 沿XX'

的剖面图;

图2c 为图 2a 沿ZZ'

方向的剖视图.图3a 为俯视图;

图3b 为图 3a 沿XX'

的剖 面图;

图3c 为图 3a 沿ZZ'

方向的剖视图,沿ZZ'

方向的剖视图,主要表示的是沟道部分的 截面情况.其中,本发明的器件结构可以有两种表示形态,图2a-2c 和图 3a-3c 分别表示了 这两种形态.图4为沟道部分的立体形态示意图.图5为沟道的截面示意图. 实施例一 说明书10003 2002.8