PDF《电力线通信解决方案》

8 位的 CRC, 以进行检测错误及重新传 送数据包. 内置在网络协议中的载波侦听多路访问 (CSMA)方案可尽量 减少电力线上数据包在各个传输间发生 的冲突. 因此可支持多 个主设备,并支持在较大的网络上进行可靠的通信. 详细说明 图1. CY8CPLC10 内部框图 CY8CPLC10 包含下面两个主要的功能组件: 电力线调制解调器 PHY 电力线网络协议 用户应用属于某个如同PSoC?、 EZ-Color? 或其他微控制器的主 机系统.应用所生成的信息通过 I2C 与CY8CPLC10 进行通信, 并由这些功能组件处理.下面各节对每个组件进行了介绍. 电力线调制解调器 PHY 图2. CY8CPLC10:FSK 调制解调器 PHY 赛普拉斯 PLC 解决方案的物理层通过 FSK 调制解调器实现(该 调制解调器可使能电力线上进行的半 双工通信) . 该调制解调器 支持的数据速率高达

2400 bps. 图3. CY8CPLC10:FSK 调制解调器 PHY 框图 TX 缓冲区 存储器 阵列 RX 缓冲区 处理器 FSK 调制器 FSK 解调器 I2C接口 I2C_SCL I2C_SDA FSK_OUT FSK_IN 状态和中断信号 TX_ LED RX_ LED BIU_ LED HOST _INT

24 MHz的 外部时钟振荡器 (EXTCLK) LOG_ADDR[2:0] I2C_ADDR EEPROM 32.768 kHz的 外部晶振(XTAL_IN、 XTAL_OUT) CLKSEL PLL 协议 定时器 FSK调制解调器 时钟 FSK 调制解调器时钟 CY8CPLC10 I2 C数据包 电力线网络协议 电力线 FSK调制解调器 PHY 电力线通信解决方案 网络协议 耦合电路 高频率 带通滤波器 迟滞比较器 数字 接收器 中间频率 带通滤波器 低通 滤波器 混频器 相关器 电力线调制解调器 PHY 调制器 本机 振荡器 逻辑 '

1'

或逻 辑'

0'

在FSK频率下 的方波 数字发送器 发送器 接收器 本机 振荡器 RX放大器 可编程 增益放大器 外部低通 滤波器 CY8CPLC10 数据手册 文档编号:001-92997 版本 *A 4/33 发送器部分 通过数字发送器可串行化来自网络层的数字数据,并将其作为调 制器的输入.根据输入数据是高逻辑电平 '

1'

还是低逻辑电平 '

0'

,该调制器通过定义因子对本地振荡器的频率 进行分频. 然后他会生成频率为 133.3 kHz(逻辑 '

0'

)或131.8 kHz(逻辑'

1'

)的正弦波,该正弦波被提供给可编程增益放大器以生 成FSK 调制信号.对于更大的 FSK 带宽,还可将逻辑 '

1'

的 频率配置为 130.4 kHz. 接收器部分 从电力线传入的 FSK 信号作为高频率 (HF) 带通滤波器的输入. 该滤波器滤除频带外的频率成分,并输出

125 kHz 到140 kHz 频 谱范围内的过滤信号,以进一步进行解调.复用器模块将所过滤 的FSK 信号乘以局部生成的信号,从而生成外差频率. 中间频率 (IF)带通过滤波器根据要求再次被滤除频带外的噪 声,并加以解调.将该信号输送到生成直流组件(包括逻辑

1 和 逻辑 0)及更改频率组件的相关器件上. 将相关器件的输出输送到截止频率为 7.5 KHz 的外部低通滤波器 上.然后,再在将信号输送到内部低通滤波器 (LPF)上;

该滤 波器仅会输出

2400 波特的解调后的数 字数据, 并抑制在进行相 关过程中生成的所有其他较高频率的组件.LPF 由迟滞比较器进 行数字化.这样会因消除噪声而导致相关器延迟和假逻辑触发的 影响.数字接收器对这些数据进行反序列化,并将其输出到网络 层以进行解析. 耦合电路的参考设计 耦合电路将来自 CY8CPLC10 的低压信号耦合到电力线上. 通过 电力线上的电压以及电力线使用规则所规定的设计约束,可确定 该电路的拓扑结构, 赛普拉斯为下面每个电力线电压范围提供了参考设计:110 V 交 流电、240 V 交流电、12 V 直流电、12 V 交流电、24 V 直流电 和24 V 交流电. CY8CPLC10 可以通过其他交流 / 直流电力线或 响应的外部耦合电路进行数据通信.110 V 的交流电和