PDF《低功耗HART调制解调器 AD5700/AD5700-1》

即器件焊接在电路板上以实现表贴封 装. ESD(静电放电)敏感器件. 带电器件和电路板可能会在没有察觉的情况下放电. 尽管本产品具有专利或专有保护电路,但在遇到高能 量ESD时,器件可能会损坏.因此,应当采取适当的 ESD防范措施,以避免器件性能下降或功能丧失. Rev. B | Page

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24 表6. AD5700/AD5700-1引脚功能描述 引脚编号 引脚名称 描述

1 XTAL_EN 晶振电路使能.低电平状态使能晶振电路,并需要外部晶振.高电平状态禁用晶振电路,并 由外部时钟源或内部振荡器(仅限AD5700-1)提供时钟源.此引脚应与CLK_CFG0和CLK_CFG1引脚一同使用来配置所需的时钟产生方案.

2 CLKOUT 时钟输出.如果采用晶振或内部RC振荡器,则可以在CLKOUT引脚处配置时钟输出.使能 时钟输出会消耗额外电流来驱动此引脚上的负载.详情见CLKOUT部分. 时钟配置控制.参见表7. 时钟配置控制.参见表7.

3 CLK_CFG0

4 CLK_CFG1

5 复位

6 CD 载波检测―数字输出.CD高电平表示检测到有效载波.

7 TXD 发射数据―数字输入.调制器的数据输入.

8 RTS 请求发送―数字输入.高电平状态使能解调器并禁用调制器.低电平状态使能调制器并禁用 解调器.

9 DUPLEX 此引脚处于高电平状态时使能全双工操作.参见 工作原理 部分.低电平状态禁用此功能.

10 RXD 接收数据―UART接口数字数据输出.可通过此引脚访问解调器的数据输出.

11 IOVCC 数字接口电源.数字阈值电平参考施加于此引脚的电压.可施加1.71 V至5.5 V范围内的电

12 DGND 数字电路接地基准连接.对于典型工作模式,建议将此引脚连接到AGND.

13 REG_CAP 内部电压调节器的电容连接.应将一个1 μF电容连接在此引脚与地之间.

14 HART_OUT HART FSK信号输出.典型连接参见 FSK调制器 部分和图28.

15 REF 采用外部基准电压源供电时,VCC电源电压最低应为2.7 V.

16 HART_IN

17 ADC_IP

18 VCC 去耦至地(参见 电源去耦 部分). 10435-002 NOTES 1. THE EXPOSED PADDLE SHOULD BE CONNECTED TO AGND OR DGND, OR, ALTERNATIVELY, IT CAN BE LEFT ELECTRICALLY UNCONNECTED. IT IS RECOMMENDED THAT THE PADDLE BE THERMALLY CONNECTED TO A COPPER PLANE FOR ENHANCED THERMAL PERFORMANCE.

2 1

3 4

5 6

18 17

16 15

14 13 CD RESET CLK_CFG1 CLK_CFG0 CLKOUT XTAL_EN REG_CAP HART_OUT REF HART_IN ADC_IP VCC

8 9

10 11

7 RTS DUPLEX RXD IOV CC

12 DGND TXD

20 19

21 XTAL2 AGND XTAL1

22 DGND

23 REF_EN

24 FILTER_SEL AD5700/ AD5700-1 TOP VIEW (Not to Scale) AD5700/AD5700-1 引脚配置和功能描述 图2. AD5700/AD5700-1引脚配置 低电平有效数字输入.使RESET处于低电平可将AD5700/AD5700-1置于省电模式.RESET RESET上出现高电平时,AD5700/AD5700-1即返回到上电状态.如果不使用,此引脚可以接IOVCC. 压.IOVCC应通过低ESR

10 μF和0.1 μF电容去耦至地(参见 电源去耦 部分). 内部基准电压输出或外部2.5 V基准电压输入.应将一个1 μF电容连接在此引脚与地之间. HART FSK信号.使用内部滤波器时,应使用2.2 nF串联电容将HART输入信号耦合至此引 脚.如果使用图21所示的外部带通滤波器,则不要连接到此引脚. 如果使用内部带通滤波器,应将680 pF电容连接到此引脚.或者,可将此引脚直接连接到 ADC输入端,这种情况下必须使用外部带通滤波器网络,如图21所示. 电源输入引脚.此引脚可以施加2 V至5.5 V电压.VCC应通过低ESR

10 μF和0.1 μF电容 Rev. B | Page