PDF《电路笔记 CN-0371》

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6 图2. 用户软件屏幕截图 表1. 噪声性能与带宽的关系 ADC数据 速率(SPS) 输出带宽 (Hz) ENOB (RMS) ENOB (P-P)

4800 1300 14.0 11.5

1200 325 14.9 12.4

300 80 15.8 13.3

75 20 16.2 13.6 13050-002 对于采用4.8 kHz方波激励信号的E-100 LVDT而言,采用下 列元件值可获得最大输出条件下的最优相位: ? R4 = R33 = 2.2 kΩ ? R34 = R35 =

1 kΩ ? C24 = C25 =

3300 pF ? C4 = 0.01 μF 如需调谐该电路,则可通过放置LVDT核心以产生接近满 量程输出信号的方式测量相位;

然后,测量同相(I)和正交 (Q)输出信号.采用这些测量结果便可计算相对相位: 调节网络元件,直到θREL 绝对值低于约±3°;

这样可以改善 电路对于LVDT电气参数变化的灵敏度. ADC选择和同步 选择AD7192 Σ-Δ型ADC,因为该器件支持可配置输出数据 速率,并具有各种不同的数字滤波器输出选项,从而允许 在带宽和噪声之间进行权衡取舍.主时钟输出功能可轻松 实现ADC采样时钟频率与ADA2200输出信号的锁定.这对 于优化数字滤波器性能而言是必须的.由LVDT信号确定 位置所需的数值是一次激励时钟周期的平均值.因此,当AD7192输出数据速率设为4.8 kHz时,即设为一个激励时钟 周期时,可获得所需的平均值.如果激励时钟周期和ADC 采样频率未锁定,则恢复的位置测量信息中包含错误.除 以输出数据速率便可有效求取多个激励时钟周期的平均值. ADA2200输出信号哪怕在LVDT核心位置固定的情况下亦 含有电能,数值为激励信号频率的倍数.还可在频率域中 分析数字滤波器性能.AD7192具有sinc3 或sinc4 传递函数, 该传递函数在输出数据速率的倍数处归零.这些频率分量 是杂散误差的来源.通过将ADC的输出数据速率设为激励 信号频率(或激励频率的约数)便可抑制输出杂散.如果激 励时钟周期和ADC采样频率未锁定,则杂散将不会落在传 递函数的零点. 如需获得包括原理图、布局布线和物料清单在内的完整电 路文档,请参阅www.analog.com/CN0371-DesignSupport. 用于性能分析的用户软件 该电路支持图形用户界面,可方便地进行板上的器件配置, 并评估电路性能.该软件的选项卡可执行电路校准和器件 配置,以及显示噪声性能、线性度性能和实时位置测量. 有关软件包的完整描述,请参见CN-0371软件用户指南. 噪声分析 该电路的输出噪声是ADC输出数据速率的函数.表1显示 数字化数据相对于ADC采样速率的有效位数(ENOB),假 设满量程输出电压为2.5 V.该电路的噪声性能与LVDT核心 位置无关. 如果ADA2200输出噪声与频率无关,则预计有效位数将在输 出数据速率每4次折叠下降时增加一位.ENOB在较低输出 数据........