PDF《1.2 GHz时钟分配IC,PLL内核, 分频器,延迟调整,8路输出》

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B Document Feedback Information furnished by Analog Devices is believed to be accurate and reliable. However, no responsibilityisassumedbyAnalogDevicesforitsuse,norforanyinfringementsofpatentsorother rightsofthirdpartiesthatmayresultfromitsuse.Speci cationssubjecttochangewithoutnotice.No licenseisgrantedbyimplicationorotherwiseunderanypatentorpatentrightsofAnalogDevices. Trademarksandregisteredtrademarksarethepropertyoftheirrespectiveowners. One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 ?2005C2013 Analog Devices, Inc. All rights reserved. Technical Support www.analog.com 功能框图 图1. ADI中文版数据手册是英文版数据手册的译文,敬请谅解翻译中可能存在的语言组织或翻译错误,ADI不对翻译中存在的差异或由此产生的错误负责.如需确认任何词语的准确性,请参考ADI提供 的最新英文版数据手册. 05046-001 R DIVIDER N DIVIDER PHASE FREQUENCY DETECTOR CHARGE PUMP PLL SETTINGS CLK2 STATUS CLK2B PROGRAMMABLE DIVIDERS AND PHASE ADJUST OUT7 OUT7B LVDS/CMOS /1, /2, /3... /31, /32 OUT6 OUT6B LVDS/CMOS /1, /2, /3... /31, /32 OUT0 OUT0B LVPECL /1, /2, /3... /31, /32 OUT1 OUT1B LVPECL /1, /2, /3... /31, /32 OUT2 OUT2B LVPECL /1, /2, /3... /31, /32 OUT3 OUT3B LVPECL /1, /2, /3... /31, /32 OUT4 OUT4B LVDS/CMOS /1, /2, /3... /31, /32 OUT5 OUT5B LVDS/CMOS /1, /2, /3... /31, /32 ?T ?T CLK1 CLK1B REFIN REFINB FUNCTION SCLK SDIO SDO CSB SERIAL CONTROL PORT CP CPRSET DISTRIBUTION REF SYNCB, RESETB PDB RSET AD9510 GND VS VCP PLL REF 1.2 GHz时钟分配IC,PLL内核, 分频器,延迟调整,8路输出 AD9510 产品特性 低相位噪声锁相环内核 最高250 MHz的参考输入频率 可编程双模预分频器 可编程电荷泵(CP)电流 独立的CP电源(VCPS )可扩展调谐范围 两路1.6 GHz差分时钟输入 8个可编程分频器,1至32整数分频比 用于输出到输出延迟粗调的相位选择 4路独立的1.2 GHz LVPECL输出 附加的输出抖动:225 fs rms 4路独立的800 MHz低压差分信号(LVDS)或250 MHz互补金属 氧化物导体(CMOS)时钟输出 附加的输出抖动:275 fs rms 2路LVDS/CMOS输出提供精密延迟调整功能 串行控制端口 节省空间的64引脚LFCSP封装 应用 低抖动、低相位噪声时钟分配 为高速ADC、 DAC、 DDS、 DDC、 DUC、 混合信号前端(MxFE)提供时钟 高性能无线收发器 高性能仪器仪表 宽带基础设施 概述 AD9510提供多路输出时钟分配功能,并集成一个片内锁相 环(PLL)内核.它具有低抖动和低相位噪声特性,能够极大 地提升数据转换器的性能.这款器件也适合对相位噪声和 抖动要求严格的其他应用. PLL部分由可编程参考分频器(R)、低噪声鉴频鉴相器 (PFD)、精密电荷泵(CP)和可编程反馈分频器(N)组成.将 外部压控晶体振荡器(VCXO)或压控振荡器(VCO)连接到 CLK2和CLK2B引脚时,最高达1.6 GHz的频率可以与输入 参考同步. 它提供8路独立的时钟输出,其中4路输出是1.2 GHz的低压 正发射极耦合逻辑(LVPECL),另外4路输出可选择为LVDS (800 MHz)或CMOS (250 MHz). 每路输出都有一个可编程分频器,可以旁路该分频器或者 设置最高32的整数分频比.一路时钟输出相对于另一路时 钟输出的相位可通过分频器相位选择功能改变,用作时序 粗调.2路LVDS/CMOS输出具有可编程延迟元件,其满量 程范围最高为8 ns延迟.该精密调谐延迟模块具有5位分辨 率,提供25种可能的延迟以供各满量程设置选择(寄存器 0x36和寄存器0x3A = 00000b至11000b). AD9510非常适合数据转换器时钟应用,利用亚皮秒抖动编 码信号,可实现最佳的转换器性能. AD9510提供64引脚LFCSP封装,可以采用3.3 V单电源供电. 将电荷泵电源(VCP)与5.5V电压相连时,可以使用外部VCO, 它需要更宽的电压范围.温度范围为?40°C至+85°C. Rev. B | Page