PDF《1.2 GHz时钟分配IC,PLL内核, 分频器,延迟调整,8路输出》

2 of

56 目录 AD9510 产品特性.1 应用.1 功能框图.1 概述.1 修订历史.2 技术规格.4 PLL特性

4 时钟输入.5 时钟输出.6 时序特性.6 时钟输出相位噪声

8 时钟输出附加的时间抖动.11 PLL和相位噪声与杂散分布

13 串行控制端口.13 FUNCTION引脚.14 STATUS引脚.14 电源

15 时序图

16 绝对最大额定值.17 热特性.17 ESD警告.17 引脚配置和功能描述.18 典型性能参数

20 术语.24 典型工作模式

25 PLL采用外部VCXO/VCO,后接时钟分配.25 仅时钟分配

25 PLL采用外部VCO和带通滤波器,后接时钟分配

26 功能描述.28 概述

28 PLL部分

28 FUNCTION引脚.32 分配部分.32 CLK1和CLK2时钟输入.32 分频器.32 延迟模块.37 输出

37 关断模式.38 复位模式.38 单芯片同步

39 多芯片同步

39 串行控制端口

40 串行控制端口引脚功能描述.40 串行控制端口通用操作

40 指令字(16位)41 MSB/LSB优先传输.41 寄存器映射和描述

44 汇总表.44 寄存器映射描述.46 电源.53 电源管理.53 应用信息.54 在ADC时钟应用中使用AD9510输出.54 CMOS时钟分配.54 LVPECL时钟分配.55 LVDS时钟分配.55 电源和接地考虑以及电源抑制

55 外形尺寸.56 订购指南.56 修订历史 2013年9月―修订版A至修订版B 更改 概述 部分.1 更改表4

6 更改表6

11 增加表13;

重新排序

17 更改图6

18 表14增加EPAD行.19 更改图21.22 更改 延迟模块 部分、图40和 计算延迟 部分.37 更改表24中的地址0x36[5:1]和地址0x3A[5:1]44 更改表25中的地址0x36和地址0x3A.49 更新 外形尺寸 部分.56 更改 订购指南 部分.56 Rev. B | Page

3 of

56 AD9510 2005年5月―修订版0至修订版A 更改 产品特性 部分.1 更改表1和表2

5 更改表4

8 更改表5

9 更改表6

14 更改表8和表9

15 更改表11.16 更改表13.20 更改图7和图10

22 更改图19至图23.24 更改图30和图31.26 更改图32.27 更改图33.28 更改 VCO/VCXO时钟输入―CLK2 部分.29 更改 A和B计数器 部分

30 更改 PLL数字锁定检测 部分.31 更改 PLL模拟锁定检测 部分.32 更改 参考丢失 部分.32 更改 FUNCTION引脚 部分

33 更改 RESETB: 58h = 00b(默认值) 部分.33 更改 SYNCB: 58h = 01b 部分

33 更改 CLK1和CLK2时钟输入 部分.33 更改 计算延迟 部分.38 更改 通过串行端口进行软复位 部分

41 更改 多芯片同步 部分.41 更改 串行控制端口 部分.42 更改 串行控制端口引脚描述 部分.42 更改 串行控制端口通用操作 部分.42 增加 用CSB构造通信周期帧 部分.42 增加 通信周期―指令加数据 部分.42 更改 写操作 部分

42 更改 读操作 部分

42 更改 指令字(16位) 部分.43 更改表20.43 更改 MSB/LSB优先传输 部分.43 更改表21.44 增加图52;

重新排序

45 更改表23.46 更改表24.49 更改 在ADC时钟应用中使用AD9510输出 部分.57 2005年4月―修订版0:初始版 Rev. B | Page

4 of

56 技术规格 除非另有说明,典型值的测量条件为:VS = 3.3 V ± 5%,VS ≤ VCPS ≤ 5.5 V,TA = 25°C,RSET = 4.12 kΩ,CPRSET = 5.1 kΩ. 最小值和最大值的测量条件为整个VS 和TA (?40°C至+85°C)范围内. PLL特性 表1. 参数 最小值 典型值 最大值 单位 测试条件/注释 参考输入(REFIN) 输入频率

0 250 MHz 输入灵敏度

150 mV p-p REFIN自偏置电压 1.45 1.60 1.75 V REFIN的自偏置电压1 REFINB自偏置电压 1.40 1.50 1.60 V REFINB的自偏置电压1 REFIN输入电阻 4.0 4.9 5.8 k? 自偏置1 REFINB输入电阻 4.5 5.4 6.3 k? 自偏........