PDF《TC358860XBG》

2048 像素+32-像素重 叠. - DSI0 与DSI1 之间的时滞(DSI1 延时写入 DSI0)可通过寄存器进行编程 ? 为eDP 主机/发射机提供路径,以控制 TC358860XBG 及其附属显示板. ? 内置彩条信号发生器验证双 DSI 链路不带 eDPRx 输入. ? 当eDPRx 端口持续收到视频流时,DSITx 在视频 模式下工作. 视频功能 ? 压缩引擎:对4K2K 分辨率进行 2:1 压缩 ? 东芝 Magic Square 算法 ? 彩条输出用于调试 I2 C 从机端口 ? 支持正常(100 kHz) 、快速(400 kHz 或1MHz, 如果 SysClk 在25 MHz 下工作)模式. ? 外部主 I2 C 能够访问内部 TC358860XBG 和DPCD 寄存器并读取/写入 DSI 显示板寄存器(通过DSI 链路) . ? 支持地址自动增量. ? TC358860XBG 从端口地址为 0x68(二进制 1101_000x)其中,读取时 x = 1;

写入时 x = 0. 启动时,可通过弱上拉至引脚 GPIO0,将从端口 地址改为 0x0E(二进制 0001_110x) . 电源 ? MIPI D-PHY 1.2V ? 内核,MIPI D-PHY 和eDP-PHY 1.1V ? eDP-PHY: 1.8V ? I/O: 1.8V 或3.3V (所有 IO 电 源引脚必须为相同级别) ? HPD 输出引脚1.8V 或3.3V 功耗(典型状态) ?

126 mW - 条件:输入 5.4 Gbps eDP

1 通道,输出 DSI 端口4数据通道,全高清@60fps 分辨率,24bpp 封装 ?

65 引脚 FBGA 封装,焊球间距 0.5mm ?

5 x

5 mm2 TC358860XBG 4/

19 2016-05-16 译文 目录 参考文献.6 1. 介绍

7 2. 特征

9 3. 外部引脚

11 3.1. 引脚分配说明

11 3.2. 引脚布置.13 4. 封装

14 5. 电气特性

15 5.1. 最大绝对最大额定值.15 5.2. 操作条件.15 5.3. 直流电气规格

16 5.3.1. 正常 CMOS I/O 直流规格

16 5.3.2. MIPI DSI I/O 直流规格.17 6. 修订记录

18 RESTRICTIONS ON PRODUCT USE

19 插图一览表 图1.1 TC358860XBG 系统应用图

8 图1.2 TC358860XBG 方框图和功能.8 图3.1 TC358860XBG 芯片引脚布置 (顶视图)13 图4.1 封装尺寸

14 图5.1 信号和电压电平

17 表格一览表 表3.

1 TC358860XBG 功能信号列表.11 表3.

2 引脚数汇总.12 表4.

1 封装细节

14 表5.

1 最大绝对最大额定值

15 表5.

2 操作条件

15 表5.

3 正常 CMOS I/O 直流规格.16 表5.

4 MIPI HSTX 和LPTX 直流规格

17 表5.

5 LPRX 直流规格.17 表6.

1 修订记录

18 TC358860XBG 5/

19 2016-05-16 译文 MIPI 是MIPI Alliance, Inc 的商标. VESA,VESA 标志和 DisplayPort 图标是 Video Electronics Standards Association 的商标. TC358860XBG 6/

19 2016-05-16 译文 参考文献 1. MIPI D-PHY, MIPI Alliance D-PHY 规范,版本 1.00.00 2009.05.14 2. MIPI Alliance DSI 标准,版本 1.02.00, 2010.06.28 3. VESA DisplayPort 标准(版本 1,修订版 2a,2012.05.23) 4. VESA 嵌入式 DisplayPort(eDP)标准(版本 1.4,2013.02.28) 5. I2 C 总线规范, 版本 2.1, 2000.01, 飞利浦半导体 TC358860XBG 7/

19 2016-05-16 译文 1. 介绍 本 功能规范 对TC358860XBG 芯片的运行进行了详细说明;

该芯片将嵌入式 DisplayPort (eDP) 视频流转换为 MIPI DSI 数据流. TC358860XBG 内有

4 条主要的 eDP 链路通道, 它们可在每条链 路1.

62、2.

16、2.

7、3.

24、4.32 或5.4 Gbps 的速率下进行切换以接收高达 17.28 Gbps(5.4 Gbps*0.8*4)的视频流.4-数据通道双链路 DSI Tx 能够传送高达

8 Gbps(1 Gbps*4*2)的视频流. 对于带宽(BW)<

4Gbps 的输入视频流,TC358860XBG 能够通过单 DSI 链路输出视频数据,或 进行左右线路分流,以通过双 DSI 链路输出视频数据流.对于带宽要求在 4Gbps 和8Gbps 之间的 输入视频流,需要采用左右线路分流和双 DSI 链路. TC358860XBG 提供了一个能以2:1比率压缩视频流的压缩引擎. 这可以使 TC358860XBG 在eDP Rx 接收 4K@60fps 视频流,压缩并发送至双 DSI 链路 4K 显示板.预计在 DSI 显示板内有一个解 压缩引擎. 主机/eDPTx 通过采用 AUX 通道 (I2 C 通过 AUX) 控制/配置 TC358860XBG 芯片. TC358860XBG 为主机提供邮箱寄存器/指令队列,以控制/配置/命令 DSI 显示板.在主机写入指令队列之后, TC358860XBG 启动 DSI 指令包 ,与DSI 显示板进行通信. 另外,外部主 I2 C 能够通过 I2 C 总线配置 TC358860XBG.还可通过 I2 C 总线访问指令队列地址,这 意味着,主机能够利用 I2 C 访问指令序列,也就可以控制 DSI 显示板参数. 注意,主机不能同时使用 AUX 通道和 I2 C 总线进行寄存器设置. TC358860XBG 8/