PDF《DDR 布局的那些事》

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edadoc.com/cn/TechnicalArticle/ DDR 布局的那些事 文|肖勇超 一博科技高速先生团队队员 DDR设计序列文章 前面高速先生团队已经讲解过众多的 DDR3 理论和仿真知识,下面就开始谈谈我们 LATOUT 攻 城狮对 DDR3 设计那些事情了,那么布局自然是首当其冲了. 对于 DDR3 的布局我们首先需要确认芯片是否支持 FLY-BY 走线拓扑结构,来确定我们是使用 T 拓扑结构还是 FLY-BY 拓扑结构.. 常规我们 DDR3 的布局满足以下基本设计要求即可: 1.考虑 BGA 可维修性:BGA 周边器件 5MM 禁布,最小 3MM. 2.DFM 可靠性:按照相关的工艺要求,布局时器件与器件间满足 DFM 的间距要求;

且考虑元件 摆放的美观性. 3.绝对等长是否满足要求,相对长度是否容易实现:布局时需要确认长度限制,及时序要求,留 有足够的绕等长空间. 4.滤波电容、 上拉电阻的位置等: 滤波电容靠近各个 PIN 放置, 储能电容均匀放置在芯片周边 (在 电源平面路径上);

上拉电阻按要求放置(布线长度小于 500mil). 注意:如有提供 DEMO 板或是芯片手册,请按照 DEMO 板或是芯片手册的要求来做. 1.滤波电容的布局要求 电源设计是PCB设计的核心部分,电源是否稳定,纹波是否达到要求,都关系到CPU系统是否能 正常工作.滤波电容的布局是电源的重要部分,遵循以下原则: CPU 端和 DDR3 颗粒端,每个引脚对应一个滤波电容,滤波电容尽可能靠近引脚放置. 线短而粗,回路尽量短;

CPU 和颗粒周边均匀摆放一些储能电容,DDR3 颗粒每片至少有一个储 能电容. 每周原创技术文章,互动交流月月有奖 全球最大的高速 PCB 设计中心 设计、生产一站式硬件创新平台 最新文章:http://www.edadoc.com/cn/TechnicalArticle/ 图1:VDD 电容的布局(DDR 颗粒单面放) 如图

2 所示:VDD 电容的布局(DDR 颗粒正反贴) DDR 正反贴的情况,电容离BGA 1MM,就近打孔;

如可以跟PIN就近连接就连接在一起. 2.VREF电路布局 在DDR3 中, VREF 分成两部分: 一个是为命令与地址信号服务的 VREFCA;

另一个是为数据总线服务的 VREFDQ. 在布局时,VREFCA、VREFDQ 的滤波电容及分压电阻要分别靠近芯片的电源引脚,如图

3 所示. 每周原创技术文章,互动交流月月有奖 全球最大的高速 PCB 设计中心 设计、生产一站式硬件创新平台 最新文章:http://www.edadoc.com/cn/TechnicalArticle/ 图3:VREF 电路布局 3.匹配电阻的布局 为了提高信号质量,地址、控制信号一般要求在源端或终端增加匹配电阻;

数据可以通过调节 ODT 来实现,所以一般建议不用加电阻. 布局时要注意电阻的摆放,到电阻端的走线长度对信号质量有影响. 布局原则如下: 对于源端匹配电阻靠近 CPU(驱动)放,而对于并联端接则靠近负载端(FLy-BY 靠近最后一个 DDR3 颗粒的位置放置而 T 拓扑结构是靠近最大 T 点放置) 下图是源端匹配电阻布局示意图;

每周原创技术文章,互动交流月月有奖 全球最大的高速 PCB 设计中心 设计、生产一站式硬件创新平台 最新文章:http://www.edadoc.com/cn/TechnicalArticle/ 图4:源端匹配电阻 图4:并联端接 而对于终端 VTT 上拉电阻要放置在相应网络的末端,即靠近最后一个 DDR3 颗粒的位置放置(T 拓扑结构是靠近最大 T 点放置);