编辑: 865397499 | 2019-07-17 |
希望同学们在实验中,进一步融会贯通课堂教学内容,掌握计算机各部件的基本结构和 工作原理,巩固和加强对理论的认识和理解;
通过独立设计和完成实验,激发学习热情和创 新思维,培养设计能力;
通过实验操作和对实验现象的观察、分析,掌握一定的基本实验技 能, 训练处理一般工程技术问题的初步能力, 培养严谨的学术作风以及实事求是的科学态度. 实验要求 实验课前复习相关原理,按实验指导书的要求认真预习. 实验时每人一套设备,按学号入座,实验位置固定. 实验时独立思考,掌握实验设备或软件的构造和操作方法,按实验指导书要求设计或验 证实验内容,测试有关数据,分析相应的问题. 实验课结束时上交实验报告册. 实验资料 所有实验资料可以从江苏大学 842T 精品课程网(http://kc.ujs.edu.cn/)中的 计算机组 成原理 课程网页下载,包括: FPGA 设计软件 Quartus II、实验调试软件 Julab、实验相关 设计文件(工程模板、电路设计源文件、虚拟构图文件)等. 实验地点 计算机组成原理实验室:计算机科学与通信工程学院
203 室 实验成绩 实验成绩的考核,以实验预习、实验课签到率、实验过程、实验报告册完成情况为考核 依据,占课程成绩的 10~15%. 实验
1 实验
2 实验
3 实验
4 实验
5 实验
6 实验
7 总评分
1 实验 3.1 信号和传输 实验操作 1. 下载实验资源 在实验指导页面下载通用文件 DE2-115 工程模板 解压缩到 E 盘或 F 盘.解压后的工 程模板包含工程顶层文件 DE2_115_TOP.v,其中的输入输出端口信号是针对 Altera DE2-115 实验开发板的
18 个拨动开关、4 个按键、27 个LED 指示灯、8 个七段数码管等硬件资源设 计的. 工程模板包含 Quartus II 工程默认设置文件 DE2_115_Lab_assignment_defaults.qdf 以及 工程配置文件 DE2_115_Lab.qsf , 已经做好针对 Altera DE2-115 实验开发板的器件选择、 引 脚约束等设置.工程模板中的 SEG7_LUT.v 是数码管七段译码源文件.工程模板 JTAG 文件 夹中包含支持 DE2-115 实验板与调试软件虚拟实验板信息传递的扫描电路源文件, 更多内容 参阅实验指导书
第三章 3.11 实验电路的调试支持. 下载实验 3.1 的Verilog 版相关文件,解压缩到工程文件夹中.解压后的
3 个.v 的文件 是实验 3.1 的Verilog 源文件,分别为:实验电路顶层文件 Lab_Top.v、数据寄存器 R.v、移 位寄存器 Shifter.v.作为组成原理的第一次实验,主要目的是熟悉实验过程,所以对 Verilog 设计不做要求,给出了实验电路完整的设计代码,在往后的部分实验中,实验电路的 Verilog 设计,也会作为实验要求.解压后的 lab1.vpl 和lab1.bmp 是留给实验调试软件使用的虚拟 面板构图文件,虚拟面板中设计了与 DE2-115 实验板对应的元件. 2. 实验电路设计与下载 在工程文件夹 DE2-115 中双击工程文件 DE2_115_Lab.qpf 打开实验电路的 QuartusII 工程,该实验代码和工程设置完整,直接点击工具栏中的全编译(Start Compilation)按钮,自 动完成分析综合、布局布线、生成编程文件等整个过程,全编译完成后,点击工具栏中的编 程按钮(Programmer),将生成的实验电路文件 DE2_115_Lab.sof 下载到实验板,QuartusII 软件用法的更多内容参阅实验指导书