PDF《AN58815》

80 mA

110 mA

120 mA N/A N/A 输入/输出电容[5]

65 nm

4 pF/4 pF

4 pF/4 pF

4 pF/4 pF

4 pF/4 pF

4 pF/4 pF

4 pF/4 pF

4 pF/4 pF 4pF/4 pF

4 pF/4 pF

90 nm 5.5 pF/6 pF 5.5 pF/6 pF 5.5 pF/6 pF

5 pF/7 pF

5 pF/7 pF

5 pF/8 pF

5 pF/8 pF N/A N/A 输出数据(C,C#) ―

90 nm 和65 nm 有无QVLD(有效输出数据指示器) ―

90 nm 和65 nm 无有ODT (片内终端) ― 仅适用于

65 nm.不可用于

90 nm. 无有容量

65 nm

18 Mb、36 Mb、72 Mb 和144 Mb

90 nm

18 Mb、36 Mb、72 Mb 组织(总线宽度) ―

90 nm 和65 nm x

9、x

18、x36 VDD (内核) ―

90 nm 和65 nm 1.8 V ± 0.1 V VDDQ (I/O) ―

90 nm and

65 nm 1.8 V ± 0.1 V 或1.5 V ± 0.1 V SER (FIT/Mb)[6] 单比特逻辑错误 (LSBU)―

65 nm

85 °C 时为

216 单比特逻辑错误 (LSBU)―

90 nm

85 °C 时为

368 多比特逻辑错误 (LMBU) ―

90 nm 和65 nm

85 °C 时为 0.01 SEL( FIT/Dev) ―

90 nm 和65 nm

85 °C 时为 0.1 时钟生成和锁定时间 锁相环(PLL) ―

65 nm[7] 有(PLL 锁定时间):20 ?s [8] 延迟锁定回路(DLL) ―

90 nm 有(DLL 锁定时间):QDRII/DDRII 为1024 个时钟周期和 QDRII+/DDRII+为2048 个时钟周期 随路时钟(CQ、CQ#) 有PKG ―

90 nm 和65 nm

165 球形焊盘 FBGA

65 nm

90 nm

65 nm 和90 nm

5 上面指定的各电容值(以用于比较目的)是72M QDRII/DDRII/QDRII+/DDRII+ SRAM 的值. 请访问下面的链接,参考其他密度 SRAM 的电容的相关产品的数据手册:http://www.cypress.com/?id=95

6 欲了解更多详细信息,请参考应用笔记 AN54908 加速中子 SER 测试和地面故障率的计算 的内容

7 PLL 锁定时间为

20 ?s 是QDR 联盟定义的规范.赛普拉斯的

65 nm QDR 器件系列与

90 nm QDR 器件系列向后兼容.这是因为这两种器件系列的 PLL 锁定时间都满足 QDRII 或DDRII 器件 (1024 个时钟周期)和QDRII+或DDRII+器件(2048 个时钟周期)的要求

8 时钟周期数量 = 频率 x

20 ?s 与90 nm 技术 QDR? SRAM 系列相比

65 nm 技术的优势 www.cypress.com 文档编号:001-92153 版本*A

3 65 nm 计数器件的优点 更高的工作频率

65 nm 技术器件能够以更高的工作频率(550 MHz)运行,并且总数据速率可达

80 Gbps1 .与90 nm QDR 器件 系列(最大频率可达

450 MHz)相比,65 nm 器件系列显 著提高了带宽(~25%).这样能够满足网络应用要求的更 高带宽. 功耗更低 与同等的

90 nm 技术 QDR 器件相比,65 nm 技术 QDR 器 件的功耗更低.情况最差时,仍可以节省~30%的功耗. 改进有效数据窗口 与90 nm QDR 器件相比,65 nm QDR 器件将输出的有效 数据窗口宽度提高了21% . 此改进通过使用锁相环(PLL)生成的低抖动时钟实现,而不是通过使用

90 nm 技术器件中的延迟锁定回路(DLL)实现.PLL 对输入滤波 器进行滤波,并纠正各输入的所有占空比失真.通过改进后 的有效数据窗口可以得到

65 nm 技术器件的时序容限的最 佳状态. 图1显示的是工作频率为

500 MHz 时,90 nm QDRII+和65 nm QDRII+器件的有效数据窗口的比较情况.如该图所 示,65 nm QDRII+器件显著提高了它的数据窗口的宽度 (~21%). 图1. 有效数据窗口的比较(从实验中获取) 提高信号完整性

65 nm 技术 QDRII+或DDRII+器件具有一个片内终端,用于各输入,如数据输入、字节写信号和输入时钟(K/Kb).但90 nm 技术的 QDRII+或DDRII+器件中没有 该特性.由于片内终端不需要使用外部终端电阻,因此它能 够提高信号的完整性,从而简化电路板的布线,并降低成 本、电路板面积和外部电阻的功耗.更多有关片内终端的详 细信息,请查看应用笔记AN42468―QDRII+/DDRII+ SRAM 的片内终端. 低输入/输出电容 与90 nm 器件系列相比,65 nm QDR 器件系列的输入和输 出电容降低了~50%.这样能够降低回波损耗,从而降低输 入的反射或中断.更小的电容也会使输入的交流功耗变低. 与90 nm 技术 QDR? SRAM 系列相比