PDF《Gowin 系统管脚（systemIO）》

Gowin 系统管脚(systemIO) 用户指南 UG289-1.

3,2018-04-08 版权所有?2018 广东高云半导体科技股份有限公司 未经本公司书面许可,任何单位和个人都不得擅自摘抄、复制、翻译本文档内容的部分或全 部,并不得以任何形式传播. 免责声明 本文档并未授予任何知识产权的许可,并未以明示或暗示,或以禁止发言或其它方式授予任 何知识产权许可.除高云半导体在其产品的销售条款和条件中声明的责任之外,高云半导体 概不承担任何法律或非法律责任.高云半导体对高云半导体产品的销售和/或使用不作任何 明示或暗示的担保,包括对产品的特定用途适用性、适销性或对任何专利权、版权或其它知 识产权的侵权责任等,均不作担保.高云半导体对文档中包含的文字、图片及其它内容的准 确性和完整性不承担任何法律或非法律责任,高云半导体保留修改文档中任何内容的权利, 恕不另行通知.高云半导体不承诺对这些文档进行适时的更新. 版本信息 日期 版本 说明 2016/05/17 1.05 初始版本. 2016/07/15 1.06 标准化插图. 2016/08/02 1.07 适用 GW2A 系列 FPGA 产品. 2016/10/27 1.08 适用 GW2AR 系列 FPGA 产品. 2017/09/01 1.09 更新 GW1N-6K/9K 新特性及 GW1NR 相关内容. 2017/10/12 1.10 增加 IDES16/OSER16 相关备注信息. 2017/12/12 1.2 去掉 IDDR/ODDR RESET 信号,更新 LVDS 描述,添加带 memory 的输入/输出描述. 2018/04/08 1.3 更新第

7 章

图表内容. 目录 UG289-1.3 i 目录 目录 i 图目录.iii 表目录.v

1 关于本手册.1 1.1 手册内容.1 1.2 适用产品.1 1.3 相关文档.1 1.4 术语、缩略语

1 1.5 技术支持与反馈.2

2 系统管脚总览

3 3 支持的管脚电平标准

5 4 系统管脚分区策略.8

5 供电要求

11 6 系统管脚缓存配置.12 6.1 LVCMOS 缓存配置.12 6.2 差分缓存配置

12 6.3 输入输出逻辑

13 6.3.1 延迟模块.14 6.3.2 输入输出寄存器.14 6.3.3 取样模块.15 6.3.4 解串器 DES 及跨时钟域转换模块

15 6.3.5 串化器 SER 模块.15

7 软件系统管脚属性.16 7.1 软件系统管脚设置

16 7.1.1 位置.16 7.1.2 电平标准.16 7.1.3 驱动能力.16 7.1.4 上下拉模式.16 目录 UG289-1.3 ii 7.1.5 参考电压.16 7.1.6 迟滞.16 7.1.7 漏极开路.17 7.1.8 转换速率.17 7.1.9 单端匹配电阻

17 7.1.10 差分匹配电阻

17 7.2 系统管脚原语

17 7.2.1 IBUF/OBUF/IOBUF/TBUF

17 7.2.2 LVDS_IBUF/LVDS_OBUF/LVDS_IOBUF/LVDS_TBUF

18 7.2.3 SDR

19 7.2.4 IDDR/ODDR

19 7.2.5 IDES4/OSER4

20 7.2.6 IVIDEO/OVIDEO.21 7.2.7 IDES8/OSER8

22 7.2.8 IDES10/OSER10

23 7.2.9 IDES16/OSER16

25 7.2.10 IDDR_MEM/IDES4_MEM/IDES8_MEM.26 7.2.11 ODDR_MEM/OSER4_MEM/OSER8_MEM.27

8 模拟差分电路匹配网络.29 8.1 模拟 LVDS.29 8.2 模拟 LVPECL

29 8.3 模拟 RSDS.29 8.4 模拟 BLVDS

30 9 设计考虑和用法.31 9.1 系统管脚通用属性

31 9.2 系统管脚专用属性

31 图目录 UG289-1.3 iii 图目录 图2-1 输入输出模块结构示意图.3 图4-1 GW1N 系列 FPGA 产品分区分布示意图

8 图4-2 GW1NR 系列 FPGA 产品分区分布示意图.9 图4-3 GW2A 系列 FPGA 产品分区分布示意图

9 图4-4 GW2AR 系列 FPGA 产品分区分布示意图.10 图6-1 输入输出逻辑输出示意图 C 输出部分.13 图6-2 输入输出逻辑输入示意图 C 输入部分.14 图6-3 IODELAY 示意图

14 图6-4 输入输出寄存器示意图

14 图6-5 高云半导体 FPGA 产品的 IEM 示意图.15 图7-1 普通模式下的输入输出逻辑结构示意图.17 图7-2 LVDS 输入输出逻辑结构示意图.18 图7-3 SDR 模式下的输入输出逻辑结构示意图.19 图7-4 IDDR 结构示意图.20 图7-5 ODDR 结构示意图.20 图7-6 IDES4 结构示意图