PDF《Gowin 系统管脚（systemIO）》

0391 2 系统管脚总览 UG289-1.3 3(31) 2系统管脚总览 高云半导体 FPGA 产品的系统管脚灵活适配多种业界通用管脚电平标准, 从单端电平标准到差分电平标准的支持方便用户对接不同的外部总线、存储 器设备、视频应用以及其他标准协议. 高云半导体 FPGA 产品系统管脚的基本单元是输入输出模块(IOB),主 要包括输入输出缓存(IO Buffer)、输入输出逻辑(IO Logic)以及相应的可编程 布线资源单元三个部分.其中可编程布线资源单元与可配置功能单元(CFU) 中的可编程布线单元(CRU)类似. 如图 2-1 所示,每个输入输出模块包括两个输入输出管脚,分别标记为 A 和B,它们可以配置成一组差分信号对,也可以作为单端信号分别使用. 输入输出缓存主要用于支持各种单端电平标准和差分电平标准,输入输出逻 辑集成了串并转换、并串转换、延迟控制以及字节对齐等功能,主要用于高 速数据传输场合.可编程布线资源单元用于输入输出模块和其他片内资源之 间的互联. 图2-1 输入输出模块结构示意图

2 系统管脚总览 UG289-1.3 4(31) 高云半导体 FPGA 系列产品中输入输出模块的功能特点: ? 基于分区(Bank)的管脚供电(VCCO)机制 ? 支持 LVCMOS、PCI、LVTTL、LVDS、SSTL 以及 HSTL 等多种电平标 准?GW1N-6K 以及 GW1N-9K 支持 MIPI 电平标准以及 MIPI I3C OpenDrain/PushPull 转换 ? 提供输入信号去迟滞选项 ? 提供输出信号驱动电流选项 ? 提供输出信号转换速率(Slew Rate)选项 ? 对每个管脚提供独立的总线保持(Bus Keeper)、上拉/下拉电阻及漏极开 路(Open Drain)输出选项 ? 支持热插拔 ? 输入输出逻辑支持普通模式、单倍速率(SDR)模式以及双倍速率(DDR) 等多种模式

3 支持的管脚电平标准 UG289-1.3 5(31) 3支持的管脚电平标准 高云半导体 FPGA 产品同时支持单端电平标准和差分电平标准.单端电 平标准可以采用内置的管脚电压作为参考电压,也可以使用任意一个管脚作 为外部参考电压输入.高云半导体 FPGA 产品所有分区都支持差分输入,伪LVDS 差分输出使用外部电阻匹配和差分 LVCMOS 缓存输出实现. 特定分区 支持真 LVDS 差分输出和差分输入匹配,详细信息请参考

4 系统管脚分区策 略. 高云半导体 FPGA 产品不同的电平标准对管脚电压的要求,如表 3-1 和表3-2 所示. 表3-1 高云半导体 FPGA 产品支持的输出电平标准及部分可选配置 I/O 输出标准 单端/差分 Bank VCCO(V) 输出驱动能力(mA) LVTTL33 单端 3.3 4,8,12,16,24 LVCMOS33 单端 3.3 4,8,12,16,24 LVCMOS25 单端 2.5 4,8,12,16 LVCMOS18 单端 1.8 4,8,12 LVCMOS15 单端 1.5 4,8 LVCMOS12 单端 1.2 4,8 SSTL25_I 单端 2.5

8 SSTL25_II 单端 2.5

8 SSTL33_I 单端 3.3

8 SSTL33_II 单端 3.3

8 SSTL18_I 单端 1.8

8 SSTL18_II 单端 1.8

8 SSTL15 单端 1.5

8 HSTL18_I 单端 1.8

8 HSTL18_II 单端 1.8

8 HSTL15_I 单端 1.5

8 PCI33 单端 3.3 N/A LVPECL33E 差分 3.3

16 MVLDS25E 差分 2.5

16 3 支持的管脚电平标准 UG289-1.3 6(31) I/O 输出标准 单端/差分 Bank VCCO(V) 输出驱动能力(mA) BLVDS25E 差分 2.5

16 RSDS25E 差分 2.5

8 LVDS25E 差分 2.5

8 LVDS25 差分 2.5/3.3 1.25,2.0,2.5,3.5 RSDS 差分 2.5/3.3

2 MINILVDS 差分 2.5/3.3

2 PPLVDS 差分 2.5/3.3 3.5 SSTL15D 差分 1.5

8 SSTL25D_I 差分 2.5

8 SSTL25D_II 差分 2.5

8 SSTL33D_I 差分 3.3

8 SSTL33D_II 差分 3.3

8 SSTL18D_I 差分 1.8

8 SSTL18D_II 差分 1.8